일반기술

Cache 통신을 사용하기 위한 Device Interface

cache memory를 가지고 있는 컴퓨터의 데이터 처리는 source data와 port로 연결되어 있거나 상호 통신이 이루어지고 있다. 이때 interface 장치는 양쪽 모두를 핸들링할 수 있는 protocol로 통신한다. 그리고, 이 protocol은 data의 흐름을 원활히 유지시키고, buffer는 주고, 받은 메시지를 저장하고 있다. 이때 interface 장치는 제어 register, buffer의 크기, 통신 상태를 느리게 주고받는다. 이 특허품은 고속의 processor가 interface 장치를 빠르게 접근할 수 있는 상태를 유지함으로써 processor의 cache memory와 같은 control register로 이 interface 장치를 채택할 수 있다.cache의 접근속도를 높임으로써 전체적인 processor의 속도를 향상고속의 data 전송 보장 - 읽기, 쓰기 가능일관적인 cache strategy를 가지는 architecture에서도 사용 가능자체적으로 polling(송신 데이터의 유무를 조회하는 동작) 속도를 향상시킴통신을 간편화하기 위한 Queue로 사용 가능메시지 전달 후 특정 bit를 reset시킬 필요 없음