일반기술

초고속 저전력 리드-솔로몬 코덱

DMT(Discrete Multi-Tone) 전송 방식의 ANSI T1.413 카태고리 II 사양을 만족하는 ADSL(Asymmetric Digital Subscriber Line) 트랜시버 칩의 FEC(Forward Error Correction)로 사용되는 Reed Solomon CODEC의 설계 및 구현 하였다. 각 모듈은 VHDL 코드를 이용하여 구현하였고, 표준 라이브러리를 합성 타겟으로 Synopsys EDA 툴을 사용하여 합성하였고, Verilog-XL 툴에서 타이밍 정보를 가지고, Cadence 97a 버전에서 시뮬레이션 하였다. 그 결과 50MHz의 동작주파수와 인코더 모듈과 디코더 모듈을 모두 포함해서 약 50,000게이트를 필요하며, 10Mbyte/sec(80Mbps)의 처리 속도와 8개의 심벌 오류까지 정정할 수 있는 RS CODEC 을 설계하였다.VHDL하드웨어 설계 장점:(1)레지스터나 갈로아 필드 덧셈기와 곱셈기(기본 하드웨어 자원) 수의 계산과 각 알고리즘 수행에 필요한 동작 클럭 수를 계산하였고, (2)기본 하드웨어 자원의 behavioral 레벨 기술 후, 알고리즘에 맞게 상위 레벨에서 structural 레벨의 기술이며, (3)멀티플렉서로 연결되는 mode 신호를 이용하여 연결 정보 기술를 가진다. 특징은 · 가장 많은 자원이 요구하는 유클리드 알고리즘을 사용, · 첸 탐색 과정에서 카운터와 갈로아 필드 원소 생성기를 이용하여 알고리즘을 제안-오류위치의 역수의 지수 부분으로 256 바이트의 ROM으로 대체 가능하다. · 50,000 게이트/80Mbps 처리 속도/50MHz 동작 주파수, · ADSL 트랜시버 칩의 FEC ,(255, 239) 표준 라이브러리 사용 가능, · 유동성 있는 DSP 구조와 성능의 잇점이 있는 ASIC 구조를 적절히 조합하여 최적의 면적과 성능 향상