일반기술

ESD보호 고성능 저전력 0.18 um 셀 설계

본 기술은 PAD 셀(Input PAD,Output PAD, Clk PAD, I/O PAD, GND PAD, VDD PAD, Corner PAD Filler PAD) 라이브러리를 개발하고 시뮬레이션 결과 및 분석, 레이아웃 및 레이아웃 검증과 최종 테스트 칩을 완성하고 아남 0.18㎛ CMOS 칩 설계를 위한 Core PAD IP로 사용될 예정이며, 궁극적으로 MPW설계나 SoC설계 하는데 사용 가능Cell-Based 설계를 위하여 라이브러리 개발이 반드시 필요하다. 라이브러리 개발에 있어서, PAD 설계는 Primary 셀 라이브러리 설계와는 ESD(Electrostatic Discharge) 보호 회로를 반드시 설계해야 된다. ESD Failure란 우리가 일상 생활에서 볼 수 있는 정전기가 chip의 제조 과정이나 사용 중에 유입되어 chip의 내부 소자나 회로를 망가뜨리는 현상으로, chip이 망가지는 전체 원인 중 30% 이상을 차지한다. 따라서, 공정중이거나 완성된 chip의 reliability를 향상하기 위하여 chip의 내부에 보호 회로에 사용:아남 0.18㎛ CMOS설계를 위하여 PAD라이브러리 셋트를 개발하였고 개발된 PAD의 종류는 Input PAD Output PAD, Clk PAD, I/O PAD, GND PAD, VDD PAD, Corner PAD와 Filler Cell PAD가 있으며 아남 0.18㎛ CMOS 테크놀로지 정보와 HSPICE툴을 이용하여 ESD보호회로를 포함한 각PAD들을 시뮬레이션을 하였고 Cadence와 Mentor CAD툴을 이용하여 레이아웃 및 검증과 최종 테스트 칩을 완성하였기 때문에 SoC설계에 적용 ♠ 기대효과 ♠습득한 IP 개발 및 SoC 설계를 통한 Know-how의 산업체 기술 전수 및 연구 참여자의 산업체 개발 인력으로 진출로 인하여 실제적으로 국내 정보가전 및 멀티미디어 응용 제품 개발에 기여할 것으로 기대되며, 대학 및 산업체의SoC 설계 및 제품 개발의 경쟁력에 기여