일반기술

디지털 승산 방법 및 장치

승산기 디자인에서 종래의 병렬디자인(예컨대 Wallace tree 승산기)의 경우에는 승산속도 및 비트 수를 증가할 수 있으나 이 경우에는 극적으로 회로 사이즈가 증가하게 된다. 큰 회로 사이즈는 양산 수율을 감소시키고, 단위 신뢰성을 감소시키고, 단위 코스트가 상승하고, 높은 전력소모를 야기하기 때문에 바람직하지 않다. 회로 사이즈는 시리얼 디자인을 통하여 최소화시킬 수 있지만 그럴 경우에는 승산속도가 불리하게 감소되는 문제가 있다. 본 기술은 이와 같은 단점을 해결하기 위한 디지털 승산기로, 각 항신호(Ti, Tj)가 2의 누승이 곱해진 피승수 (T=A*2-i)이거나 제로(T=O*A)의 표시로 만들어질 때, 주어진 피승수 신호 A는 가산 또는 감산 항신호들로 정의될 수 있는 A*P/Q 형태로 승산된다. 맵핑 유닛은 합성시스템이 MN비트 승산기와 동일한 전달함수를 가지도록 배럴(barrel) 시프터에 응답하여 컨트롤하거나 하나 이상의 응답 가산기/감산기 유닛들을 컨트롤하도록 구성되어 있다.본 기술은 피승수 A의 사이즈의 제한이 없으며, N*3 모듈은 면적 능률 구조를 제공하며, N*3 빌딩블록모듈 이내의 기본제어구조이며, 신호전파시간의 감소로 출력산출시간이 감소되는 특징을 갖는다.