일반기술
3차원 다층 장비를 위한 저전력 MOS 트랜지스터
초저 전력 회로 설계를 위한 새로운 방법을 제공한다. 집적 회로 밀도가 증가되고 MOS 기능의 크기가 나노미터 치수로 감소됨에 따라 전력 소모를 줄이고 온도를 강화하는 해법을 소개한다. 표준 가공 설비가 스케일을 낮추고 기존 제조 과정을 이용하는 나노미터 사이즈 CMOS 층을 위한 임계 치수 요구들을 조정 하도록 하는 방법을 제공한다. 임계 치수 갱신의 더 낮은 가격 방식은 선진 고가격 마스크 만들기 기술들과 비교된다.- 기존 가공 장비와 재료를 사용하여 몇 십 나노미터 범위 안에서 임계 치수와 함께 MOS 기능을 위한 유형 가공 - 저열 예산 과정으로 인해 이 접근은 장치들의 3차원 통합과 호환 가능- 임계 치수 업그레이드를 위한 더 낮은 가격 방식은 선진, 고가 마스크 만들기 기술들과 비교
기술정보
- 기술분류
- 전기·전자 > 기타 반도체
- 보유기관
- 중앙대학교
- 기술유형
- 일반기술
- 등록일
- 2003-07-15
- 데이터 갱신일
- 정보 없음
상세설명
정보 없음
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