일반기술

이산 웨이브렛 변환을 위한 VLSI의 구조

본 발명은 이산 웨이브렛 변환 계산을 위한 시스톨릭 어레이 구조에 있어서, 저주파 웨이브렛 필터와 고주파 웨이브렛 필터의 계수들을 저장하고 있으며 입력 값과 저장 값을 곱하여 출력하는 프로세싱 엘리먼트에 의하여 한 레벨의 분석 웨이브렛의 계산 및 한 레벨의 합성 웨이브렛의 계산시 고주파 필터 출력과 저주파 출력을 번갈아서 계산하여 다음 레벨에서 사용되지 않는 출력 시퀀스를 계산하지 않도록 하는 것임을 특징으로 하는 이산 웨이브렛 변환 계산을 위한 시스톨릭 어레이 구조를 제시한다. 본 발명에 의한 시스톨릭 구조는 종래의 구조에서 필요로 하는 제어 유닛, 메모리 유닛, 또는 라우팅 네트워크 등의 추가적인 하드웨어가 필요 없으며 저주파 웨이브렛 필터와 고주파 웨이브렛 필터의 계수들을 저장하고 있고 입력 값과 저장 값을 곱하여 출려하는 프로세싱 엘리먼트에 의하여 한 레벨의 분석 웨이브렛의 계산 및 한 레벨의 합성 웨이브렛의 계산시 고주파 필터 출력과 저주파 출력을 번갈아서 계산하여 다음 레벨에서 사용되지 않는 출력 시퀀스를 계산하지 않도록 하는 것이다.