일반기술
반도체 결함 분석 소프트웨어
disparity chip설계를 통한 최대 신뢰성 영역 설계를 핵심으로 하는 12단계 알고리즘 구현반도체 제조 공정 중 발생한 결함이 수율 손실에 미치는 영향의 정확한 분석관련 S/W 및 H/W 개발각각의 제조공정에서 발생한 결함이 최종 EDS 수율에 미치는 영향의 정량적 분석반도체 제조 공정시 결함에 의한 손실비용 및 관리비용의 20%를 개설할 수 있는 TOOL제공
기술정보
- 기술분류
- 전기·전자 > 기타 반도체
- 보유기관
- 한국과학기술원
- 기술유형
- 일반기술
- 등록일
- 2003-07-30
- 데이터 갱신일
- 정보 없음
상세설명
정보 없음
관련 특허
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