일반기술

고속 클럭 복원회로용 위상검출기

데이터 통신 시스템에서 사용되는 클럭 복원회로에 포함되는 위상검출기(Phase Detector)이다. 인터넷 백본에 사용되는 광통신용 데이터 속도는 2.5Gb/s~10Gb/s의 고속동작이 요구되며 이러한 고속의 데이터 통신시스템에는 직렬 데이터로부터 클럭과 데이터를 복원하는 회로가 반드시 필요하다. 클럭 복원회로는 크게 위상/주파수 검출기, 클럭신호 발생기, 데이터 재생기 등으로 구성된다. 기가비트급의 광통신 데이터 송수신 분야에서는 정해진 규격에 따라 데이터 전송속도가 정해지므로 데이터의 광범위한 주파수 검출보다는 위상 검출이 더 중요시된다. 따라서, 위상 검출기 회로의 성능은 클럭 복원기의 성능에 중요한 역할을 하게 되었다. 고속 CMOS CDR회로의 경우, 복잡한 상태머신을 이용한 위상/주파수 검출회로와 전압제어오실레이터가 연결되어 클럭을 복원한다. 현재, 여러 가지 형태의 위상/주파수 검출기가 사용되고 있는데, 구체적으로는 일반적인 상태머신을 이용한 구조의 PFD 또는 다이나믹 PFD 등이 빠른 속도의 CMOS 클럭 복원회로를 구성하기 위해 주로 사용되고 있다. 상기 회로들은 넓은 주파수 영역에서 동작하는 클럭 복원회로에 주로 응용되므로, 여러개의 플립플롭구조와 논리게이트로 구성된다. 또한, 연속적인 ‘1’이나 ‘0’이 입력될 경우, 전압제어 오실레이터를 조정하는 전압이 보존되지 못하므로 별도의 전압홀드회로가 요구된다는 문제점이 있다. 이 밖에 디지털 회로만을 이용하고 빠른 속도의 다중-위상 클럭들을 이용하여 입력데이터의 위상 및 주파수를 동시에 검출하는 오버샘플링방법을 이용한 CMOS CDR 회로가 제안된 바 있다. 그러나 이러한 오버샘플링 방법을 이용할 경우에는 복원회로에 비교적 큰 칩 면적이 필요하며 다량의 전력소모가 발생한다는 문제점이 있다. 또한, 광통신용 고속 데이터 통신에서는 굳이 광범위한 주파수 획득기능을 필요로 하지 않기 때문에 고속동작에 반응하고 간단한 구조를 가진 위상검출기가 요구되는 실정이다. 본 기술은 구조가 간단하고 작은 칩 면적으로 구현할 수 있는 고성능, 고속동작의 위상검출기를 제공한다.클럭 복원회로의 전압제어오실레이터로부터 출력되는 0도 위상 클럭신호 및 90도위상 클럭신호를 입력으로 하여 데이터 선행신호를 출력하는 제1 배타적 논리합 논리 게이트와, 0도 위상 클럭신호 및 입력 데이터 신호를 입력으로 하여 데이터 지연신호를 출력하는 제2 배타적 논리합 논리 게이트를 포함한다.2개의 배타적 논리합 구조의 위상검출기를 사용하여, 작은 칩 면적에 연속적인 ‘1’이나 ‘0’의 입력 데이터에도 별도의 전압홀드회로를 필요로 하지 않고 고속으로 동작하는 클럭 복원회로 설계를 할 수 있다. 또한, 본 위상검출기를 사용하면 클럭 복원회로의 VCO는 데이터 속도의 1/2 속도의 클럭을 복원하므로 전력소비도 줄일 수 있다.