일반기술

데이터 정렬회로 및 이를 이용한 자기타이밍 웨이브 파이프라인 가산기

파이프 라이닝은 디지털 회로에서 클럭 속도를 증가시키기 위해 광범위하게 사용되는 회로 설계방법중의 하나이다. 일반적인 파이프라인 회로에서 n개의 단이 사용될 때 잠정적인 속도의 향상은 n배로 가능하다. 각각의 파이프라인 단은 레지스터와 클럭을 필요로 하게 되며, 통상 최대 파리프라인 클럭 속도는 가장 지연시간이 큰 단에 의해서 결정된다. 웨이브 파이프라이닝 회로에서는 가장 높은 클럭 주파수에서 동작하기 위해서 연산 로직회로의 모든 입력에서 출력 사이의 지연경로들은 서로 일치하여야 한다. 따라서 일반적인 웨이브 파이프라이닝의 최대 동작 주파수의 결정은 가장 늦게 도착하는 신호와 가장 빨리 도착하는 신호사이의 차이가 최소화 됨에 의해 결정된다. 연산회로에서는 지연시간을 조절하는 알고리즘이 많이 연구되어 왔으며, 지연경로에 지연패딩 요소를 첨가시키는 거친 튜닝 방법과 게이트 자체의 지연시간 차이를 일치시키는 미세 튜닝 방법들이 사용되어 왔다. 또한, 최근에는 클럭 스큐를 제거하기 위해 웨이브 파이프 라이닝과 비동기 솔계 기법을 병합하려는 방법이 연구되고 있다. 본 기술은 연산회로내의 적절한 위치에 부가되어 있는 모든 신호들의 지연시간 차이를 최소화함으로써 데이터 처리능력 향상을 위한 데이터 정렬회로의 제공과, 자기 타이밍 웨이브 파이프라인 가산기 제공이다. 본 기술은 4비트 데이터 중 가장 늦게 도착하는 비트 신호를 검출하여 자기 타이밍신호로 발생시키는 부분과 4비트 데이터의 각 비트를 정열시켜 출력하는 래치부로 구성된다.본 기술은 별도의 외부 클럭 신호없이 도착시간이 다른 신호들을 LSD와 자기 타이밍 신호에 의해 정렬시킬 수 있는 알고리즘을 이용해 32비트 웨이브 파이프라인 가산기를 구현하였으며, 또한 어떠한 지연일치 패딩 셀이나, 새로운 게이트의 설계가 필요없으며, 0.25㎛ CMOS 공정기술을 사용한 특징이 있다.별도의 외부 클럭 신호없이 모든 신호들의 지연시간 차이를 최소화함으로써, 데이터 처리 능력을 향상시키는 효과가 있다.본 기술이 적용되는 시장은 디지털 회로가 필요한 분야에 다양하게 사용될 수 있어서 응용될 수 있는 시장 범위는 매우 넓다.