일반기술

비반전 출력을 가지는 2단 플립플롭

】비반전 출력을 가지는 2단 플립플롭이 개시된다. 본 발명의 입력 신호에 대하여 비반전(non-inverted) 출력 신호를 발생하는 D-타입 플립플롭으로서, 클록 신호의 제1 로직 레벨에 응답하여 입력 신호를 반전하여 출력하는 제1 단 회로부; 및클록 신호의 제2 로직 레벨에 응답하여 제1 단 회로부의 출력 신호를 반전하여 비반전 출력 신호를 출력하는 제2 단 회로부를 포함한다. 그리고, 제1단 회로부 및 제2 단 회로부는 반전 클록 신호를 별도로 수신하지 않고 플립플롭의 내부에서 자체적으로 발생하여 사용한다. 본 발명에 의하면, 비반전 출력 신호를 출력하는데 걸리는 지연시간이 줄어든다. 따라서, 고속으로 동작하며 비반전 출력 신호를 필요로 하는 회로에 효과적으로 사용될 수 있다. 【발명이 속하는 기술분야 및 그 분야의 종래기술】본 발명은 플립 플롭에 관한 것으로, 특히, 비반전 출력 신호를 출력하는 TSPC D-타입 플립플롭(true single-phase clocked D-type flip-flop)에 관한 것이다. 고속의 VLSI(Very Large Scale Integrated) 시스템에서 플립플롭은 다중 클록 신호 환경에서 클록 신호들 사이의 위상 관계는 정확히 제어할 수 있기는 하지만 이를 위해서는 복잡한 과정이 요구되기 때문에 하나의 클록 신호, 하나의 위상을 가지는 클럭 신호로 시스템을 동작시키는 것이 바람직하다. 이러한 이유로 하나의 클럭 신호로 동작하는 플립플롭이 선호되어 지속적으로 개발되어 왔으며, 이러한 플립플롭을 TSPC 플립플롭이라 한다. TSPC 플립플롭 중에서도 일반적으로 많이 사용되는 타입이 D-타입 플립플롭이다. TSPC D-타입 플립플롭은 특히 고속 싱크로너스 디지털 시스템이나 통신용으로 쓰이는 프리스케일러 등에 많이 사용된다.기존의 3단으로 구현한 TSPC 디-플립플롭을 지연시간 개선을 위해 비 반전 출력을 갖도록 2단으로 구현한 TSPC 디-플립플롭 【도면의 간단한 설명】도 4는 본 발명의 제3 실시예에 따른 플립플롭의 회로도이다 【발명이 이루고자 하는 기술적 과제】따라서, 본 발명의 기술적 과제는 비 반전 출력을 필요로 하는 시스템에서 클록 변화에 따른 출력 지연시간을 줄여 비반전 출력 신호를 제공함으로써 회로의 동작 속도를 향상시키는 플립플롭을 제공하는 것이다.본 발명의 다른 기술적 과제는 단일 위상의 클록 신호를 사용하여 비반전 출력 신호를 제공함으로써 출력 지연시간을 줄이면서, 동작 신뢰성을 향상 시키는 TSPC 플립플롭을 제공하는 것이다.