일반기술

프로그래머블 프로세서에서의 비터비 디코딩 연산 방법 및 그 연산 방법을 실행하기 위한 연산회로

본 기술은 통신용 에러 정정을 위해 널리 사용되고 있는 알고리즘 가운데 하나인 비터비 디코딩(decoding)을 프로그래머블 프로세서에서 효율적으로 처리할 수 있는 비터비 디코딩 연산회로 및 그 연산방법에 관한 것이다.본 기술은 고속 유무선 통신용 표준들에서 많이 사용되고 있는 알고리즘 중 하나인 FFT(Fast Fourier Transform)에 관한 것으로, 특히 좁은 주파수 대역에서 고속의 데이터 전송을 위해 사용되고 있는 DMT(Discrete Multi-Tone), OFDM(Orthogonal Frequency Division Multiplexing) 등의 통신방식의 통신표준에 대한 유연성(flexibility) 부재,하드웨어 비용 및 개발비용 상승, 개발기간 장기화, 고전력 소모 등의 문제점을 해결하기 위해 고속 유무선 통신기술의 핵심 알고리즘인 큰 연산점을 갖는 고속의 FFT 연산을 프로그래머블 프로세서 칩에서 수행 가능하도록 하는 FFT 연산방법 및 그 방법을 실행하기 위한 FFT 연산회로를 제공하는 것이다비터비 디코딩 연산방법을 실행하기 위하여, 입력되는 4쌍의 8비트 입력 데이터의 덧셈을 수행하기 위한 4개의 덧셈기와; 상기 각각의 덧셈기에서 연산이 수행된 결과값들을 저장하기 위한 4개의 9비트 레지스터와; 상기 레지스터에 저장되어 있는 연산값들 중 2개의 레지스터에서 출력되는 연산 값들을 비교한 후, 작은 값을 선택하도록하는 선택신호 값을 출력하는 2개의 비교기와; 상기 비교기로 입력되는 2개의 레지스터에서 출력된 연산값들과 동일한 두개의 9비트 데이터를 입력으로 받고 비교기의 비교 결과값 1비트를 선택비트로 받아 작은 값을 선택하도록 하는 두 개의 멀티플렉서와; 상기 멀티플렉서의 연산 결과값을 쉬프트하기 위한 두 개의 쉬프터와; 상기 비교기에서 출력된 선택신호 값을 저장하며, 꽉찰 경우 출력하는 64비트 쉬프트 레지스터와; 상기 쉬프터에서 출력된 결과값을 구속장이 7인 경우 64비트 쉬프트 레지스터의 출력값으로 통과시키는 버스와; 상기 버스를 통과한 쉬프트된 결과값을 저장하는 이중 포트 메모리와; 상기 버스를 통과한 64비트 쉬프트 레지스터에서 출력된 값을 저장한 후 꽉 찼을 경우 최선의 값부터 출력하는 32비트 레지스터 파일과; 상기 32비트 레지스터 파일에서 출력되는 64비트 데이터의 곱셈 연산을 수행하기 위한 64x1 멀티플렉서와; 상기 64x1 멀티플렉서에서 출력을 사용하여 6비트 데이터로 상기 레지스터 파일의 첫 번째 번지의 64비트 중 1비트를 선택하여 삽입하고, 기존의 6비트는 1비트씩 왼쪽으로 쉬프트하여 MSB 1비트를 밖으로 출력하는 데스티네이션 레지스터를 포함하는 것을 특징으로 하는 프로그래머블 프로세서에서의 비터비 디코딩 연산회로.