일반기술

반도체 소자용 금속 실리케이트 게이트 절연막의 제조방법

본 기술은 특정 원료기체를 사용하여 원자층 화학증착법에 의해 반도체 소자용 금속 실리케이트 게이트 절연막을 제조하는 방법에 관한 것으로서, 저온 증착이 가능하고 절연막의 조성 조절이 용이하다. 최근의 반도체 기술이 초고집적화되면서 기억소자 셀이 차지하는 면적이 감소함에 따라 정전용량이 작아져서 소자로서의 한계에 도달하게 되었다. 이 경우, 게이트 절연막의 두께를 줄여 정전용량을 증가시킬 수는 있으나 기존에 사용되던 실리콘 게이트 산화막의 경우 채널 전계 증가로 인한 핫 캐리어 효과의 증가, 산화막에 인가되는 수진 전계의 증가로 인한 계면 트랩의 농도 증가 및 누설전류의 증가 등의 문제점들이 나타난다.최근의 반도체 기술의 한계를 극복하기 위하여 유전상수가 크고 누설전류와 계면상태 밀도가 적은 게이트 절연막 유전재료의 연구가 활발히 진행되고 있다. 이들 중 특히 실리케이트는 박막에 실리콘 원소를 함유하고, 결정상이 안정하여 고온에서 열처리하여도 그 상이 변하지 않고 높은 유전율을 가지고 있어 새로운 유전재료로서의 가능성이 유력시되고 있다. 금속 실리케이트를 증착하는데 있어서는 유기금속화합물로부터의 박막내 탄소의 함입과 무기화합물로부터의 염소의 부식 및 함입 등의 문제가 부각되고 있다. 탄소는 박막 내에서 트랩으로 작용하고 박막의 균일도를 떨어뜨려 소자 형성시 계면상태 밀도나 누설전류를 증가시키기 때문에 게이트 절연막의 성능을 떨어뜨리는 주요한 인자가 된다.