일반기술
저전압 구동형 전계방출 어레이의 제조방법
본 기술은 기존의 I43에서 활용되고 있는 국부산화 기술이나 절연층의 이중 증착 등의 방법을 이용하여 절연층 사이의 게이트 홀의 크기를 줄임으로써, 전자빔 리소그라피나 이온빔 리소그라피 장비를 사용하지 않고 포토마스크 얼라이너에 의해 포토마스크에 전달되는 패턴 크기보다 작은 직경 1μm미만의 게이트 홀 패턴을 기판에 재현성 있게 만드는 새로운 제조방법에 관한 것이다. 본 기술은 잠식산화시 발생하는 새부리(bird beak)현상과 게이트 절연막의 이중증착을 이용하여 게이트 홀의 크기를 줄이고 1um미만의 게이트 홀 패턴을 재현성 있게 구현하였다. 기존의 포토마스크 얼라이너를 사용하므로 처리량(throughput)을 크게 하면서 게이트 홀 패턴을 재현성/균일성 있게 형성할 수 있고, 구동전압도 획기적으로 낮출 수 있으므로, FED패널 제조 등에 활용할 수 있을 것으로 본다.
기술정보
- 기술분류
- 전기·전자 > 반도체 공정 (B63)
- 보유기관
- 서울대학교
- 기술유형
- 일반기술
- 등록일
- 2004-11-24
- 데이터 갱신일
- 정보 없음
상세설명
정보 없음
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