일반기술

고속 열 사이클이 가능한 메모리의 파이프라인 구조

성능의 향상이 있는 것으로 알려져 있는 VCM의 채널구조에 더해, 백그라운드 동작(셀 코어 엑세스)에 의해 성능이 제한받는VCM의 한계를 극복하기 위해 VCM의 셀 코어 엑세스 방식을 변화시키고, Row 버퍼, X 어드레스 메인 디코더 단의 래치 삽입을 통해 FCRAM 등에서 사용한 것과는 다른 파이프라인 구조를 제안하여 Random Row 사이클에 대해서도 고속화를 구현하였다. 또한 메인 디코더 단의 래치를 통해 어 Address Multiplexing 방식을 그대로 사용하여 인터페이스 관점에서 기존의 시스템과 호환성을 유지하면서 서브 워드라인 구조를 통해 DRAM 셀 코어를 부분적으로 활성화시킬 수 있도록 하여 저젼력을 구현하였다.VCM의 채널 구조를 통해 순차적인 엑세스에 대해 충분한 Bandwidth를 확보함과 동시에 여기에 Row 경로를 고속화하여 Latency를 줄임으로써 Random Row 엑세스에 대해서도 높은 성능을 나타낼 수 있다.