일반기술

SOI구조의 웨이퍼를 이용한 실리콘 전계방출소자 제조방법

본 발명은 전계방출소자의 제조방법에 관한 것으로서, 특히 SOI(Silicon-On-Insulator)구조의 웨이퍼를 이용하여 LOCOS(Local Oxidation of Silicon)법에 의한 마이크로머쉬닝기법으로 뾰족한 실리콘 팁(tip)을 단순하게 제조할 수 있는 실리콘 전계방출소자 제조방법에 관한 것이다. 마이크로웨이브에서 동작하는 고체전자소자가 고온과 높은 방열환경에서 갖는 단점들을 개선하기 위하여 전자 이동의 매질을 진공으로 하는 전계방출소자에 관한 연구가 최근에 활발하게 진행되고 있다.종래의 전계방출소자는 수직형(vertical type)과 측면형(lateral type)으로 나눌수 있으며, 그중 수직형의 전계방출소자가 주종을 이루고 있으나 제조공정이 복잡하고 어려운 단점이 있다. 측면형의 전계방출소자는 캐소드-애노드간의 거리를 사진식각기술을 이용하여 매우작게 조절할 수 있는 장점이 있으나 금속팁을 이용함으로써 뾰족한 팁을 만들기가 어렵고 장기 안정도에 문제가 있다. 본 발명은 전계방출소자 제조방법으로서, 실리콘기판상에 실리콘산화막과 실리콘층이 차례로 형성된 SOI구조의 웨이퍼에 있어서, 상기 실리콘층 위에 실리콘 질화막을 도포한후 사진식각법으로 실리콘질화막을 애노드가 위치할 영역의 실리콘질화막과 게이트가 위치할 영역의 실리콘질화막 및 캐소드가 위치할 영역의 실리콘질화막으로 패터닝하고, LOCOS법으로 상기 실리콘층의 일부를 완전히 산화시켜 LOCOS산화막을 형성하며, 상기 실리콘질화막 각각에 접촉창을 열고 금속을 입혀 애노드전극과 캐소드전극 및 게이트전극을 형성한 다음 마지막으로 BHF(Buffered HF)로 상기 LOCOS 산화막의 전부와 SOI웨이퍼에 매몰되어 있는 산화막을 선택적으로 식각하여 전계방출소자를 제조함으로써 제조공정이 용이하고 단순하며 캐소드-애노드 사이 간격을 매우작게 조절할 수 있을 뿐만아니라 극히 뾰족한 실리콘팁을 제조할 수 있는 SOI(Silicon-On-Insulator)구조의 웨이퍼를 이용한 실리콘 전계방출소자 제조방법이다.