일반기술

무선통신 신호처리용의 저전력 데이터관리 아키텍쳐

본 기술은 아키텍춰 기반 컴퓨팅 엔진에 관한 것으로, 무선 통신을 위한 신호 처리 아키텍춰 어레인지먼트에 관한 것이다. 본 기술의 데이터관리 디자인은 무선통신에서 피연산자(operand)의 준비 및 서로 상이한 메모리계층들 간의 데이터 이동을 위한 유효한 구조물이다. 소비전력과 총처리시간의 지연을 감소시킨다. 이 시스템은 실행가능성의 시연을 위해 Verilog HDL로 모델화되었다. C/C++ 시뮬레이션은 상당한 성능개선을 보여준다. 데이터관리 코드는 계산용의 데이터를 준비 및 전달하기 위해 데이터관리 유닛을 지나는 데이터 이동을 제어한다.1. 데이터관리의 개선으로 저전력화 도모. 소프트웨어 루틴의 최적화에 유연성 부여.2. 불필요한 데이터 관리의 제거와 독립적인 데이터 준비가 가능해져 회전지연시간이 감소. 3. 통신 프로토콜의 제어 용이.4. 엑티브파일 스와핑 스킴(scheme)을 구비한 다수의 리지스터 파일은 성능을 저하시키지 않고도 계산 동작의 단순화를 위해 사용 가능. 5. 전력의 상당한 감소로 인해 밧데리 구동의 통신 어플리케이션 및 장치에 특히 유리.