일반기술

유한필드상의 디지트 시리얼 시스톨릭 곱셈기

본 기술은 데이터를 디지트단위로 분할하여 L비트의 데이터를 동시에 계속적으로 곱셈연산이 가능하도록 하여 비트-패러렐방식과 비트-시리얼방식의 기능을 향상시켜 하드웨어적으로 복잡하지 않으면서도 연산속도가 향상되도록 한 것이다. 제1 ∼ N 처리기들로 구성되며, 제P (1 ≤P(정수) ≤N)처리기는 제P-1 처리기로부터 입력된 제어신호에 응답하며, 제P-1 처리기로부터 입력된 L개의 비트열로 구성되는 A i , B i , G i 및 이전의 결과값인 P i 를 계산부에서 소정의 곱셈알고리즘을 통해 계산해 결과값을 제P+1 처리기로 출력하여 디지트단위로 계속적으로 전송되어 제N 처리기에서 최종적인 곱셈연산이 이루어져 결과 디지트인 P i 값이 최상위 디지트(MSD)부터 시리얼형태로 출력되도록 하는 유한필드상의 디지트 시리얼 시스톨릭 곱셈기이다.본 기술은 유한필드 GF(2 ｍ )상에서 LSB-first 곱셈알고리즘을 분석하여 그에 따른 자료의존 그래프를 유도하고, 상기 자료의존 그래프를 디지트 시리얼구조로 만들기 위해 인덱스 변환방법을 통해 자료의존 그래프를 디지트크기로 분할하여 우 측 수평방향으로의 원활한 데이터흐름이 발생되게 함으로써, 오른쪽으로 투영시켜 일차원 SFG 어레이의 설계가 가능하도록 하며, 상기 일차원 SFG 어레이를 시스톨릭화하여 최종적인 유한필드 GF(2 ｍ )상의 디지트 시리얼구조의 시스톨릭 곱셈기(1)를 구현할 수 있도록 한다.종래 비트 패러렐(bit-parallel)방식의 곱셈기나 비트-시리얼(bit-serial)방식의 곱셈기에서 발생하는 시간과 공간의 상충관계를 개선하기 위해 해당 장치의 적절한 연산이 가능하도록 데이터들을 소정의 크기인 디지트로 분할하도록 하여 상기 비트-패러렐 및 비트-시리얼방식의 곱셈기의 장점만을 활용할 수 있도록 함으로써, 하드웨어적인 모듈의 구성은 간단하면서도 복잡한 암호화 및 복호화시스템에서도 빠른 곱셈연산이 가능하도록 한다.