일반기술

제곱 연산장치

종래의 제곱 연산 장치는 콘덴서)의 적분기를 이용한 구성이어서 대단위 집적회로(VLSI)에 적용시키기가 어렵게 되는 단점이 있을 뿐 아니라 콘덴서의 용량이 주위 온도에 따라 가변되므로 균일한 특성 유지가 어려운 단점이 있으며 특히 단일극성신호(Unipolar signal)에만 적용가능한 것이어서 적용할 수 있는 장치에는 충분한 공간과 균일온도 유지 및 단일극성신호만이 인가되어야만 하는 제한 요소가 있는 단점이 있다.본 기술은 이러한 종래의 단점을 해결하기 위하여 2개의 디폴리션 모드(depletion mode) FET를 연산증폭기의 입력(-)에 공통 연결하여 용량성 소자를 사용하지 않는 제곱 연산 장치를 제공하여 고밀도 집적화에 적합하여 특히 MOS FET공정으로 제작할 수 있으며 또한 양극성(bipolar) 신호의 인가시에도 제곱 연산 기능을 수행할 수 있는 제곱 연산 장치를 제공할 수 있도록 한 것이다.본발명은 동일한 특성을 갖는 한쌍의 FET의 드레인을 연산증폭기의 입력(-)에 공동 접속하고, FET의 소오스와 게이트를 입력(Nin+,Vin+)에 각각 연결하며, 연산증폭기의 입력(+)은 접지시키되 출력은 궤환소자를 통하여 입력(-)에 연결하여 구성되어 있다.이러한 구성으로 이루어진 본 발명은 MOS FET가 비선형 저항 특성을 갖게 되는 트라이오드 영역의 동작을 최대한 활용한 것으로서 별도의 용량 소자를 필요로 하지않고도 디플리션 모드의 FET와 연산증폭기로만 구성할 수 있어 반도체 제조 공정상 구성 면적을 최소한으로 할수 있으므로 고집적화에 적합하며 용량소자가 없으므로 주위 온도에 민감하지 않는 제곱 연산 특성을 얻을 수 있을 뿐 아니라 양극성 신호에 대해서도 정확한 제곱 연산 기능을 얻을 수 있게 된다.