일반기술

비트단위의 파이프라인을 이용한 웨이브렛 변환 프로세서

본 발명은 웨이브렛(Wavelet) 변환 프로세서에 관한 것으로, 특히 비트단위의 파이프 라인을 통해 고속으로 웨이브렛 변환을 수행함에 따라 실시간 웨이브렛 변환을 필요로 하는 영상처리, 영상압축, 영상통신 및 컴퓨터 비젼등의 분야에서 유용하게 사용될 수 있는 비트단위의 파이프라인을 이용한 웨이브렛 변환 프로세서에 관한 것이다.종래에 사용되고 있는 웨이브렛 변환 프로세서는 레위스(Lewis)와 노리스(Knowles)가 개발한 도비쉬 웨이브렛 변환구조(Daubechies Wavelet Transform Architecture)와 어웨어사(Aware Inc.)가 개발한 웨이브렛 변환 프로세서가 있는데 이와 같은 웨이브렛 변환 프로세서는 곱셈연산을 하나의 단위연산으로 간주하여 곱셈기 단위로 파이프 라인을 구성하여 동작하도록 되어 있다.그러나, 전자는 회로의 복잡도가 매우 낮다는 장점을 가지고 있는 반면에 도비쉬 웨이브렛(Daubechies Wavelet)을 사용하는 변환구조임에 따라 유연성이 없고 특정 웨이브렛 변환만을 처리할 수 있어 응용범위가 매우 한정되어 있다는 단점을 갖고 있으며 후자는 유연성은 갖고 있으나 작업속도가 늦고 회로의 복잡도가 높다는 단점을 갖고 있다.본 기술은 회로의 복잡도는 낮고 작동속도는 빠르며 유연성을 갖는 비트단위의 파이프라인을 이용한 웨이브렛 변환 프로세서를 제공하는 것을 그 목적으로 한다.이와 같은 목적을 달성하기 위하여 본 기술은, 캐리입력과 합값입력 그리고 k비트의 변환될 데이터 및 변환계수 1비트를 각각 인가받아 논리곱, 합산, 쉬프트 연산을 통해 변환될 데이터와 변환계수를 비트별 승산하고 그 결과를 파이프 라인을 통해 다음단으로 출력하는 k2개의 A형 단위셀과 A형 단위셀의 최종 출력단에서 출력되는 변환될 데이터와 캐리출력 및 합값출력을 각각 인가받아 합산하고 그 결과를 파이프라인을 통해 다음단으로 출력하는 k(k+1)/2개의 전가산기와 A형 단위셀 또는 전가산기의 합값출력과 상단에서 인가되는 캐리출력 및 자신의 합값출력의 출력을 제어하는 제어신호를 인가받아 합산 및 쉬프트 연산을 통해 A형 단위셀의 승산결과를 누적하고 그 결과를 파이프라인을 통해 다음단으로 출력하는 2k+1개의 C형 단위셀과 변환계수와 C형 단위셀의 합값출력을 인가받아 파이프라인을 통해 다음단으로 출력하는 (k-2)(k-1)/2개의 B형 단위셀과 B형 단위셀 또는 C형 단위셀의 합값출력을 인가받아 파이프라인을 통해 다음단으로 출력하는 (3k2+3k+6)/2개의 S형 단위셀을 구비하는 것을 특징으로 한다.