일반기술

낮은 출력 임피던스를 갖는 버퍼회로

본 기술은 높은 패킹밀도와 설계시간의 단축으로 CMOS VPSI 회로 설계 및 구현의 발전에 기여했음에도 불구하고, 저조한 구동능력이라는 단점을 가지는 CMOS 소자를 이용한 공정에서 작은 출력 저항값을 가지고 부하를 구동하여 구동능력이 향상된 버퍼회로는 구성하는 방식에 대하여 말하고자 한다. 이 구동능력이 향상된 버퍼회로에 대해서 살펴보면, 게이트단자의 입력신호에 맞춰 타측단자의 출력단 전압을 증가시키는 트랜지스터의 일측단자는 전원전압(VDD)에 연결되고, 일측단자가 버퍼의 출력단에 연결된 트랜지스터는 신호가 게이트단자에 입력된다. 앞서 언급한 트랜지스터의 타측단에 연결된 전류센싱수단은 하강되는 전류를 증폭시키기 위해 트랜지스터의 전류를 센싱하고 전압구동수단은 출력단의 출력전압을 하강시키기 위해 앞서 언급한 전류센싱수단의 제어를 통해 출력단의 전류를 접지로 넘긴다. 시스템을 하나의 칩으로 직접화하는 CMOS 공정에서 칩과 외부와의 연결에 있어 큰 부하를 구동시키기 위해서는 완충역할을 하는 버퍼회로가 필요한데, 일반적으로 사용되는 푸시-풀(push-pull)구조에서 PMOS트랜지스터의 크기가 증가되어야 풀-업과 풀-다운의 특성을 좌우하는 NMOS트랜지스터와 PMOS트랜지스터의 구동능력이 같아지기 때문에 이를 수행하기 위해서 전체 회로와 트랜지스터, 입력의 기생 캐패시턴스의 크기가 커져 성능이 떨어진다. 따라서, 본 기술은 이러한 성능의 저하를 개선하기 위해서 풀-업 및 풀-다운의 전달특성을 향상시켰고, 그리하여 낮은 출력 임피던스를 갖는 구동능력이 향상된 버퍼회로를 구성하게 되엇다. 이렇듯, 현재 CMOS VLSI 회로의 주요 문제점인 외부연결 즉, CMOS 소자의 구동능력의 제한을 CMOS 또는 BiCMOS 공정으로 해결할 수 있어, 트랜지스터 크기의 증대로 인한 입력의 기생 캐패시턴스 증대를 제거할 수 있는효과가 있다