일반기술

저전압 고속동작의 씨모스(CMOS) 연산증폭기

본 기술은 저전압 고속동작의 CMOS 연산증폭기에 관련된 기술로, 저전압을 전원으로 인가하는 회로를 통하여 전압의 이득과 동작의 속도를 증가시키는 것이 가능하다. 그러한 기능을 수행하기 위해서 본 기술의 CMOS 연산증폭기는 다음과 같은 요소로 구성된다. 차동입력수단은 양측에 입력되는 신호의 전압을 전류로 바꾸고, 캐스코드 출력 수단은 차동입력수단의 두개의 출력 전류를 수신하여 상당한 이득을 갖는 각각의 출력 전압으로 바꾼다. 그리고, 캐패시터 수단은 캐스코드 출력수단의 출력전압을 수신하고 연산증폭기의 출력단을 이루고, 궤환수단은 출력 신호를 궤환신호로서 캐스코드 출력수단에 제공하여 캐스코드 출력수단의 두 출력 전압과 기준전압을 입력 받아 출력전압의 동상신호전압을 기준전압과 같도록 한다. 반도체 집적회로의 기술이 발달함에 따라, 회로소자의 물리적 크기가 감소하여 반도체 집적도를 향상시켰다. 그러나 소자의 크기가 축소됨에 따라, 특히 프로세스상에서의 불순물 도핑농도가 늘어났고 이로 인하여 소자 내압이 줄어들게 되었다. 따라서, 전체 전원전압의 감소가 요구되었는 데, 이는 회로상의 동작에 커다란 영향을 미쳤고, 연산증폭기의 경우에는 전압이득의 감소와 출력 스윙의 감소가 전체 성능을 저하시켰다. 그러나 본 기술을 통하여 이러한 문제점을 개선하였다. 본 기술의 저전압 고속동작의 씨모스(CMOS) 연산증폭기는 전 차동 증폭기의 구조로 출력 스윙의 증대를 이끌어내었고, 또한 캐소드 증폭형태의 구조와 커런트소오스를 장치하여 출력저항을 증가시켰다. 이를 통하여 고속 동작이 가능해짐에 따라 이득의 증가를 얻는 것이 가능해졌다.. 즉, 본 기술의 연산 증폭기는 출력 스윙의 증대와 함께 이득의 증가 또한 가능한 저전압 고속동작의 씨모스(CMOS) 연산증폭기라 할 수 있다.