일반기술

비트-시리얼 매트릭스 전치를 위한 초대규모 집적회로

본 기술은 입력되는 데이터를 비드-시리얼 데이터로 변환하려 매트릭스 전치를 고속으로 수행시킨 초대규모 집적회로로 2개의 A*A 매트릭스 곱셈 결과를 B비트로 입력 받아 B/A비트씩 쉬프트시켜 출력하는 입력 쉬프트 레지스터 모듈 장치와 스위칭 제어신호에 의해 쉬프트된 B/A 데이터 신호를 출력하는 비트-시리얼 전치 모듈 장치, 각각의 멀티플렉서에 의해 앞의 장치에서 출력된 데이터를 선택하여 출력하는 출력 멀티플렉스 모듈 장치 그리고 선택된 B/A비트 데이터를 각각 저장하였다가 B/A비트 데이터 A개를 한 개의 데이터로 통합하여 B비트로 출력하는 출력 레지스터 모듈 장치로 구성되어 있다. 현재, 신호처리나 영상처리 분야에서 사용되는 여러 가지 변환 알고리즘을 VLSI로 구현하연구가 활발하게 진행되고 있다. 대부분의 알고리즘이 매트릭스 연산을 이용하고 있는데 발표된 매트릭스 정치 방법들은 VLSI를 구현하는데 단점들이 있다. 본 기술은 입력되는 각각의 데이터를 비트-시리얼 데이터로 변환하려 매트릭스의 전치동작을 고속으로 수행시킨 비트-시리얼 매트릭스 전치를 위한 VLSI를 제공함에 목적을 두고 있다. 본 기술의 비트-시리얼 매트릭스 전치를 위한 초대규모 집적회로는 8비트로 입력한 2개의 N*N 매트릭스 곱셈 결과를 로딩 신호에 따라 2비트씩 쉬프트 시켜 출력하는 입력 쉬프트 레지스터 모듈 장치와 클럭 신호에 의해 앞에서 언급한 장치로부터 쉬프트 된 2비트 데이터 신호를 선택하여 출력하는 비트-시리얼 전치 모듈 장치, 이 장치에서 출력되는 2비트의 데이터를 각각의 멀티플렉서에 따라 선택하여 출력하는 출력 멀티플렉스 모듈 장치 그리고 이 선택된 2비트 데이터를 저장하였다가 4개의 2비트 데이터를 한 개의 8비트 데이터로 통합하여 출력하는 출력 레지스터 모듈 장치로 구성되어 있다. 본 기술의 집적회로를 이용하여 N*N 매트릭스의 전치를 수행할 경우, N의 입력 지연망 지나면 전치 셀들의 동작 점유율이 100%가 된다. 그리고 비트-시리얼로 처리하는 알고리즘을 사용하므로 데이터의 처리 단위가 작아져서 고속으로 동작할 수 있다. 또한 초대규모 집적회로로 구현 할 경우에 게이트이 수를 줄일 수 있다. 그리고 파이프라인 구조를 가지므로 디지털 TV, 고선명 TV 등 고속의 신호처리를 요구하는 시스템을 VLSI로 설계 및 구현할 때 대단히 유용한 효과가 있다.