일반기술

MPEG-2 시스템클럭 복원을 위한 디지탈 PLL 회로

본 기술은 DVD, HDTV, VOD 시스템, 광대역 ISDN 단말기 코덱 시스템과 같이 MPEG 코덱 시스템을 사용하는 영상 시스템에 채용될 수 있는 MPEG-II 인코더에서 전송되어온 타이밍 정보를 이용하여 시스템 클럭을 복원하기 위해 하드웨어의 구현이 단순하면서 동작속도를 향상시킬 수 있는 PLL을 제시하는 MPEG-2 시스템클럭 복원을 위한 디지탈 PLL 회로에 관한 것이다. 본 기술은 기존의 PCR, STC 값 뿐만 아니라 이전에 각각 레지스터에 저장해둔 값을 이용하여 42비트 에러값을 계산한뒤 불필요한 비트를 축소하쳐 정확한 에러를 계산할 수 있다. 계산된 에러값은 룩업테이블을 이용하여 VCXO의 출력 주파수를 제어하기 위한 DAC( Digital-to -Analog Converter) 의 아날로그 전압값을 얻도록 회로를 설계하여 정확한 제어전압을 획득하고 시스템 클럭 복원에 걸리는 지연시간과 정밀도를 향상시키게 한다.기존의 MPEG-II 복호화시스템에서는 시스템 클럭 복원을 위해서 입력된 PCR(Program Clock Reference)값과 현재의 국부 클럭값을 가지고 계산한 42 비트 에러값 전부를 가지고 DSP 코아나 소프트웨어적인 방법의 이용 혹은 직접 디지탈 루프 필터를 설계하여 외부 27MHz VCXO(Voltge Controlled X-tal Oscillator)출력 주파수를 제어하기 위한 아날로그 전압을 얻도록 구성하였다. 이러한 구성은 정확한 제어전압을 획득할 수 없어 시스템 클럭 복원에 지연시간, 혹은 정밀도가 떨어지는 문제점이 있었다. 그러나 본 기술은 회로 설계를 PCR, STC 값과 함께 이전에 각각 레지스터에 저장해둔 값을 이용하여 42비트 에러값을 계산한뒤 불필요한 비트를 축소하여 정확한 에러를 계산할 수 있고 계산된 에러값은 룩업테이블을 이용하여 VCXO의 출력 주파수를 제어하기 위한 DAC( Digital-to -Analog Converter) 의 아날로그 전압값을 얻을 수 있게 한다. 본 기술은 역다중화기와 PCR 레지스터 그리고 STC 레지스터의 출력으로 에러값을 산술논리부를 갖춘 에러값 계산부가 계산하여 D/A 변환부와 저역여파부, 어드레스 발생장치로 구성된 제어전압부에서 에러값으로부터 국부발진주파수를 제어하는 아날로그 제어전압을 발생한다. 그리고 시스템의 초기에 42비트의 전송된 PCR값을 직접 로딩하여 초기값으로 설정하는 STC 카운터부에서는 아날로그 제어전압에 의해 발진하는 전압제어 발진부와 발진부 출력을 카운터하여 일부 STC정보를 STC레지스터로 구성하여 출력하게 하는 특징이 있다.