일반기술

실리콘 이중막 전력 트랜지스터 및 그 제조 방법

고전압 고전류를 제어하는 장치에 사용되는 전력 트랜지스터에 관한 것으로 특히 개선된 전기적 특성을 가지는 수평형 SOI(Silicon On Insulator) 전력 트랜지스터인 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)에 관한 것이다. 최근, 전력 트랜지스터를 신호처리 디지털 혹은 아날로그 소자와 같이 집적하는 연구가 진행되고 있다. 집적의 용이성으로 인해 수직형보다는 수평형 소자가 주로 연구되며, 절연의 용이성과 특성의 우수성으로 인하여 JI(Junction Isolation) 구조가 아닌 SOI(Silicon On Insulator)를 이용한 DI(Dielectric Isolation) 구조가 많은 주목을 받고 있다. SOI 구조 위에 성능 좋은 수평형(Lateral) 트랜지스터를 구현하려는 연구가 진행되고 있는데, 이 중 수십에서 수백 볼트급의 항복 전압을 갖는 전력 IC 응용에서는 MOSFET이 여타 트랜지스터에 비해 특성이 우수하여 주 연구 대상이 되고 있다. 본 기술은 수직방향의 전계를 줄이기 위해 매몰 산화층의 일부를 화학적으로 식각하여 매몰 산화층의 일부를 제거한 후 옥사이드를 다시 증착하여 진공영역을 매몰 산화층의 일부 또는 전부로 사용한다. 진공층을 매몰층으로 사용하면 진공층의 유전율이 옥사이드에 비해 1/4로 작으므로 진공층을 진공층의 두께보다 4배 두꺼운 옥사이드 층으로 생각할 수 있다. 따라서, 드레인 접합 부근의 수직방향의 전계가 낮아져서 항복전압이 수직 방향의 전계의 극대값의 영향을 받는 경우 항복전압이 증가한다.본 기술은 항복 전압과 순방향 전압 강하의 트레이드 오프 특성이 개선된 SOI 전력 트랜지스터 및 그 제조 방법을 제공함에 있다. 상기한 목적을 달성하기 위하여 SOI LDMOSFET의 매몰층 옥사이드의 일부를 화학적으로 식각한 후 다시 옥사이드를 채움으로서 진공층을 매몰층의 일부 혹은 전부로 사용함을 특징으로 한다. RESURF 조건에 따라 설계된 SOI LDMOSFET에서 수평전계의 극대치는 종래 기술에 따른 [그림 1] 의 구조를 참조하면 P 바디(32) 와 N-드리프트 영역(30)의 경계와 N-드리프트 영역(30)과 드레인 접합(33)의 경계 영역 2군데에서 나타난다. 그리고, 수직전계의 극대치는 드레인 접합 부근에서 N-드리프트 영역(30)과 매몰 산화층(20)의 경계에서 나타난다. 항복전압을 최대화하기 위해서는 드레인 접합 부근의 수직전계를 낮추고, 수평전계 분포를 평평하게 (flat) 하기 위한 노력이 필요하다. SIPOS층을 사용한 구조와 N-드리프트 영역의 불순물의 농도를 선형적으로 한 구조는 수평방향의 전계를 평평하게 하기 위한 노력의 일환이고 매몰 산화층의 구조를 계단형으로 한 구조는 수직방향의 전계를 줄이기 위함이다.본 기술은 수직방향의 전계를 줄이기 위해 매몰 산화층의 일부를 화학적으로 식각하여 매몰 산화층의 일부를 제거한 후 옥사이드를 다시 증착하여 진공영역을 매몰 산화층의 일부 또는 전부로 사용한다. 진공층을 매몰층으로 사용하면 진공층의 유전율이 옥사이드에 비해 1/4로 작으므로 진공층을 진공층의 두께보다 4배 두꺼운 옥사이드 층으로 생각할 수 있다. 따라서, 드레인 접합 부근의 수직방향의 전계가 낮아져서 항복전압이 수직 방향의 전계의 극대값의 영향을 받는 경우 항복전압이 증가한다.