일반기술

에미터 스위치드 사이리스터의 개선된 구조 및 그에 따른 제조 방법

* 원리 및 구성 본 기술에 의한 에미터 스위치드 사이리스터는 애노드 영역으로서 사용되는 제1도전형, 예컨대 p형의 불순물이 주입된 기판 1에는 제2도전형의 버퍼층 2가 형성될 수 있다. 버퍼층 2의 상부에는 드리프트 영역으로서 사용되는 제2도전형, 예컨대 n형의 베이스 영역 3이 위치된다. 여기서, 베이스 영역 3은 기판 1상에 직접적으로 형성될 수 있다. 베이스 영역 3의 상부 일부에는 확산에 의해 형성된 제1도전형의 캐소드 영역 4이 위치된다. 제1도전형의 베이스 확산영역 5에는 게이트 전압의 인가 시에 캐리어가 이동될 수 있는 채널영역들 CH1,CH2이 위치한다. 채널영역들 CH1,CH2과 평행한 전류경로상의 저항 값을 초기의 트랜지스터 동작모드에서 급격히 증가시키기 위해, 베이스 확산영역 5은 캐소드 영역 4의 측방향 확산부와 베이스 영역 3의 상부표면 측방향부(CH2의 일단과 영역 3의 경계근방)사이에 배치된다. 즉, 베이스 확산영역 5는 베이스 영역 3의 일부에 복수의 세그먼트 웰(5-1,5-2,5-3)형상으로 확산공정에 의해 형성될 수 있다. 여기서, 각 세그먼트 웰간의 측방향 확산 영역 11끼리는 서로 연결된다. 플로팅 에미터(6 및 12)는 베이스 확산영역 5의 각 세그먼트 웰(5-1,5-2,5-3)내에 각기 존재하며 서로 이격적으로 확산 형성된 복수의 제2도전형 포켓 웰(6:6-1,6-2,6-3)과, 제2도전형 포켓 웰들간을 전기적으로 연결하기 위한 도전층 12으로 이루어진다. 제2도전형의 소오스 영역 71은 캐소드 영역 4과 베이스 확산영역 5-4간의 교차부분의 대체로 상부에 정류성 접합을 이루도록 형성되고 일부영역이 캐소드 영역 4상의 캐소드 전극 10과 공통으로 접촉된다. 모오스 제1,2게이트 9,8은 채널영역들 CH2,CH1상에 각기 절연막 72을 통하여 연장 형성되어 게이트 전압을 수신한다.* 개발 배경 에미터 스위치드 사이리스터에서 발생되는 스냅-백 영역을 억제하기 위해서는 동작의 전이가 일어나는 래칭 전류를 감소시켜야 한다. 래칭 전류를 감소시키기 위해서는 낮은 애노드 전류 조건에서도 상기 Vp가 0.7V에 도달하도록 큰 RB를 구현해야 한다. 상기 RB를 증가시키기 위해 소자의 설계 시 p- 베이스의 불순물의 농도를 낮추거나 p- 베이스의 수평 길이를 길게 설계하는 방법이 사용될 수 있다. 그러나 베이스 농도를 낮출 경우 문턱전압이 낮아지고 항복 전압이 펀치스루우 현상에 의해 감소할 가능성이 있다. 베이스 길이를 조절하는 방법의 경우에는 트랜지스터 동작 상태에서 p- 베이스를 수평으로 흐르는 홀전류의 대부분이 고농도의 베이스 영역 5`을 통해 흐르기 때문에 RB의 큰 증가는 기대하기 어려운 문제가 있다.* 중요성 및 독창성 본 기술은 트랜지스터 동작 영역을 억제하여 래칭전류를 감소시킬 수 있고, 스냅-백 현상을 최소화하여 제조에 대한 공정마진이 양호하고 래칭전류를 보다 최소화 할 수 있는 에미터 스위치드 사이리스터의 개선된 구조를 제시한다. * 적용제품 및 경쟁제품 기존의 에미터 스위치드 사이리스터가 갖는 스냅-백 현상을 최소로 억압하기 위하여, p- 베이스 확산영역이 세그먼트 구조로 설계되고 각각의 세그먼트 p- 베이스 확산 영역의 측방향 확산 영역이 서로 연결된다. 그 결과 p- 베이스의 수평 경로상의 저항이 증가되어 래칭 전류가 기존의 구조에 비해 약 20배 정도로 감소된다.* 효과- 스냅-백 현상을 최소화한다.- 래칭전류가 개선된다. - 제조에 대한 공정마진이 양호하다.- 제조가 간편하다.