일반기술

클럭 체배기

본 발명은 일정주기(T)의 기준 클럭 신호(CKref)를 2M배한 클럭 신호(CK2M)로 체배하는 클럭 체배기에 관한 것으로, 본 발명의 클럭 체배기는 L비트 제어 신호중의 Lcom비트의 제어하에 상기 기준 클럭 신호(CKref)를 T/4M 만큼 지연하여 T/4M 지연 클럭(CKdly)을 생성하는 제 1 지연 블록과, 상기 L비트 제어 신호중의 Li비트의 제어하에, 입력되는 클럭을 각기 T/2M 만큼 지연하는 일렬로 연결된 (M-1)개의 제 2의 지연블록과, 상기 제 1 지연 블록에 의해 T/4M 지연된 클럭 신호(CKdly)와 상기 기준 클럭 신호(CKref)를 논리적 XOR 연산에 의해 동기 클럭(CKbas)을 생성하여 상기 (M-1)개의 제 2의 지연블록의 입력으로 제공하는 XOR 게이트와, 상기 (M-1)개의 제 2의 지연블록의 각 지연블록에 의해 각기 T/2M 지연된 클럭(CKbas(1) ~ CKbas(M-1))을 논리적으로 OR 연산하여 상기 2M 체배된 클럭(CK2M)을 생성하는 OR 게이트를 포함한다.\n본 발명의 클럭 체배기는 ASIC 표준 라이브러리에서 제공하는 디지털 셀들만을 사용하여 구성되므로, 쉽고 간단하게 칩상에서 구현될 수 있다.본 발명은 고속의 디지탈 통신에서 사용하는 클럭 체배기에 관한 것으로, 보다 상세하게는 고속 데이터 통신 시스템에서 기억소자나 필터등을 고속으로 제어하는데 필요한 2M배 클럭 체배 발생기에 관한 것이다.