일반기술

위상, 주파수 검출기

위상, 주파수 검출기는 입력신호와 출력신호의 주파수를 같게하거나 위상차이를 0 또는 동상으로 유지시켜 PLL시스템에서 록킹시간을 단축할 수 있도록 한 위상-주파수 검출기에 관한 것이다. 록킹시간의 단축으로 기존 시스템보다 한층 빠른 속도를 자랑한다. 입력신호와 출력신호의 주파수를 같게하거나 위상 차이를 0 또는 동상으로 유지시켜 PLL시스템에서 록킹시간을 단축할 수 있도록 한 위상-주파수 검출기에 관한 것으로, 이러한 본 발명은 기준신호(Ref)와 피드백신호(Fb)를 인가받아 위상 차이를 비교하여 Up신호를 발생하는 Up신호발생부와, 기준신호(Ref)와 피드백신호(Fb)를 인가받아 위상 차이를 비교하여 Dn신호를 발생하는 Dn신호발생부로 구성되는 것에 착안한 발명이다. PLL시스템 위상-주파수 검출기에 관한 것으로서, 보다 상세하게는 입력신호와 출력신호의 주파수를 같게 하거나 위상 차이를 0 또는 동상으로 유지시켜 PLL시스템에서 록킹시간을 단축할 수 있도록 한 위상-주파수 검출기에 관한 것이다.일반적으로, 현대 사회는 컴퓨터와 인터넷을 바탕으로 하는 통신 기술의 발전에 큰 영향을 받고 있는 정보화 사회이기 때문에 대용량의 정보를 신속하고 정확하게 전달하기 위해 반도체 칩으로 구성되는 마이크로프로세서와 개인용컴퓨터/워크스테이션(workstation) 및 통신 시스템에 고성능, 고속화 그리고 다기능화가 요구 되고 있고, 이에따라 초고밀도 집적회로(VLSI) 기술에 의한 통신용 칩의 집적화가 급속한 성장이 이루어지고 있다.그런데, 여러개의 초고밀도 집적회로 칩들로 구성되는 고속 통신 시스템에서 외부의 동기된 클럭 신호를 각 칩에 공급 하더라도 각 칩 내부의 커패시턴스에 대한 부하값이 다르기 때문에 칩마다 클럭 신호의 타이밍이 서로 다르게 된다. 따라서, 이들 칩간의 클럭 스큐(Clock Skew)로 인해 데이터 전달과정의 고속화와 정확성에 문제점이 발생하게 되었다.이러한 상기 문제점을 해결하기 위해, PLL(Phase-Locked Loop : 위상 동기 루프)시스템이 통신 시스템에서 매우 중요한 부분으로 자리잡게 되었다상기 PLL시스템은 현재 각종 통신 시스템과 초고밀도 집적회로 칩에서 클럭 신호 동기화 등의 목적으로 광범위하게 사용되고 있다. 예를 들어, 시스템에서 데이터의 전송부와 수신부의 동기화를 위한 클럭 회복(Clock recovery) 회로, 칩간에 클럭의 비대칭을 최소화하기 위해 클럭을 이동시키는 디스큐(deskew)회로, 주파수와 위상의 복조와 변조, 그리고 주파수 합성과 체배(multiplication) 등에 이용되어 상용화 할 수 있다.