일반기술

구조물을 이용한 게이트 및 그 제조방법

본 기술은 초고주파 및 밀리미터파용 전계효과 트랜지스터(field-effect transistor: FET) 제조에 있어서 작은 길이의 게이트 및 그 제조방법에 관한 것이다. 전계효과 트랜지스터의 제조에 있어서 소자의 고속 동작 특성을 평가하는 전류 이득 차단 주파수(current gain cut-off frequency)를 결정하는 주된 요인은 소자의 게이트 길이(gate length)이며, 게이트 길이가 짧아질수록 전류 이득 차단 주파수는 증가하게 된다. 이러한 특성을 위해 기존의 제조 방법에 의하여 게이트 길이를 짧게 하면 그 수율이 떨어지게 되며, 재현성도 낮아지게 된다.본 기술은 구조물 패턴의 양쪽 끝 중 한쪽 끝이 묘화 공정시 게이트 다리 패턴 사이에 들어가도록 수행하여 게이트의 다리일부가 구조물의 한쪽 끝에 걸쳐지도록 하여 게이트 길이를 감소시킨 것이다. 또한 게이트 길이가 작아지면서 발생하는 수율 감소 문제를 구조물을 사용함으로써 해결하고, 게이트 제조의 재현성을 높일 수 있으며, 게이트를 이용하여 최종 제조된 반도체소자는 높은 이득과 낮은 잡음 특성을 갖게 되며, 동시에 높은 전류이득 차단 주파수를 가질 수 있다.기존의 기술은 레지스트의 특성과 장비의 성능에 의해 게이트 길이가 결정되게 되고, 게이트 길이가 감소되어 발생하는 재현성 감소 등의 문제로 인해 소자의 수율 감소 문제를 피할 수 없는 문제점이 있었다. 본 기술은 이를 해소하기 위하여 개발된 것으로, 초고주파 반도체 소자의 게이트에 있어서, 게이트의 다리 일부가 구조물에 걸쳐지도록 하여 게이트 길이를 감소시킬 수 있게 되었다. 즉 구조물을 이용하여 게이트를 제조함으로써, 기존의 양성 레지스트만을 이용하여 제조하는 것과 달리 구조물을 적층하고 양성 레지스트를 이용하여 구조물의 패턴을 형성한 후, 다시 양성 레지스트를 도포하여 구조물 패턴과 고의로 어긋나도록 양성 레지스트 패턴을 형성함으로써 실제 양성 레지스트에서 나타나는 게이트의 길이보다 더 작게 제조하고, 또한 고성능의 묘화 장비가 아니어도 게이트길이를 수십 nm 대로 감소시킬 수 있으며, 게이트 제조의 재현성 증가가 가능하며 게이트 길이가 종래 방법에 의한 게이트보다 크게 감소된 게이트를 얻을 수 있게 되었다.- 초고주파 반도체 소자의 게이트에 있어서, 게이트 길이 감소를 위하여 게이트의 다리 일부가 구조물에 걸쳐지도록 하여 게이트 길이를 효과적으로 감소- 길이가 감소된 본 기술의 게이트를 사용하여 제조된 반도체 소자는 높은 이득과 낮은 잡음 특성을 가짐- 전류이득 차단 주파수가 증가- 게이트 길이가 작아지면서 발생하는 수율 감소 문제를 구조물을 사용함으로써 해결할 수 있음- 게이트 제조의 재현성을 높일 수 있는 효과- 장비의 해상도에 관계없이 초미세 게이트를 제조할 수 있어, 게이트 제조에서의 장비 의존도를 탈피할 수 있는 효과