일반기술

효과적인 클럭속도를 이용한 시그마 델타변조기

본 발명은 기본적인 시그마 델타 변조기의 구조를 채택하면서도 신호대 잡음비와 변환속도를 향상시킬 수 있는 시그마 델타 변조기를 제공하고, 또한 스위치드 커패시터 적분기에 사용되는 클럭을 최적화하며 추가적인 회로를 필요로 하지 않아 전력소모나 칩 면적에 영향을 주지 않는 시그마 델타 변조기를 제공하는데 목적이 있다.본 발명은 순차적으로 세 개의 스위치드 커패시터 적분기를 나열 형성하고, 제 1적분기에는 1MHz, 제 2와 제3적분기에는 4MHZ를 동기신호로 사용하되, 상기 적분기를 구현하는 연산증폭기는 완잔 자동 2단 구조를 갖으며, 차동 구조는 연산 증폭기의 DC 이득을 6dB 향상시키고, 오프세 전압을 줄일 수 있음과 동시에 그 증폭도는로 설정되는 완전 차동 증폭기와; 상기 완전 차동 증폭기의 출력 신호 스윙의 중간값을 감지하여 일정한 DC 전압을 출력하여 연산 증폭기 전체를 안정화시키기 위한 공통 모드 귀환 회로와; 상기 스위치드 커패시터 적분기 각각의 동기신호를 발생시키는 래치 비교기; 및 상기 래치 비교기에서 발생되는 클럭의 글리치를 줄이고 신호가 안정된 상태에서 샘플링하기 위한 비중첩 클럭 발생기를 구비한다.본 발명은 신호 대 잡음비를 향상시키기 위하여 3개의 스위치드 커패시터 적분기(Switched Capacitor Integrator), 비교기, 및 비중첩 클럭 발생기(Non-overlapping clock generator)로 구성함에 특징이 있다.본 발명의 시그마 델타 변조기를 사용하면, 회로의 모델링과 적절한 커패시터용량의 결정으로부터 스위치드 커패시터 적분기의 클럭 속도를 향상시킬 수 있으며, 모델링을 이용한 극점의 도출로부터 관심 대역 밖에 존재하는 영점의 효과를 상쇄할 수 있고, 또한 내부 ADC 및 DAC의 유효 비트를 증가 시킬수록 신호대 잡음비가 증가한다. 데이터 변환기의 수요는 최근 정보 통신 분야에서 매우 증대되고 있고, 특히 멀티미디어 시대를 맞이하여 고 집적화된 음성신호처리 회로를 더욱 절실히 필요로 하므로 본 발명의 시장성도 크다 하겠다.