일반기술

자기 배열 에스오아이 더블 게이트 트랜지스터를 이용한 디램 및 이의 제조법

본 기술은 종래의 평면 형태의 MOS 트랜지스터의 문제점을 해결하기 위하여 DIBL, 채널 저항, 게이트 저항, 접합 누설 전류를 해결하는 반도체 DRAM 및 이의 제조 방법 제공한다.본 기술은 반도체 제조에 관한 것으로서, sub 100 nm의 디자인 규칙을 가지는 집적회로에 관한 것이다. 특히, 본 기술은 DRAM의 제조를 위한 것으로서 SOI 웨이퍼(Silicon On Insulator wafer)를 이용하여 자기 배열 더블 게이트(self aligned double gate)를 형성하고, SEG(Selective Epitaxial Growth)를 이용하여 소스/드레인(source/drain) 영역을 형성하는 반도체 DRAM 및 이의 제조 방법에 관한 것이다.본 기술은 탑 게이트와 바텀 게이트가 동시에 하나의 접촉에 의해 연결되는 방법이다.종래의 MOS 트랜지스터가 가지는 DIBL, 채널 저항, 게이트 저항, 접합 약화 전류 문제를 해결하는 데에 우수하다. 본 기술은 현 DRAM 제조 공정에 직접 활용이 가능한 기술이며, 특히 100 nm 이하의 소자에서 그 장점이 두드러지게 이용될 수 있다. 본 기술은 종래의 기술에 비해 사진 및 이온 주입 공정, 그리고 DRAM 제조용 마스크를 사용할 필요가 없기 때문에 제조 공정 상의 큰 절약을 기대할 수 있고, 이를 통해 공정의 단순화 및 경제성에 크게 기여할 수 있다.