일반기술

시스템 온 칩의 테스트를 위한 코아 접속 스위치

* 원리 및 구성본 기술은 시스템 온 칩의 테스트를 위한 코아 접속 스위치 구조에 관한 것으로써, 다수의 테스트 핀으로 구성되어, 스위치연결 구성 명령어의 인가와 테스트 데이터의 입출력이 이루어지는 테스트 버스단 다수의 스캔 핀으로 구성되어, 상기 테스트 버스단으로부터의 테스트 데이터를 전송받아 내장된 코아의 스캔 체인으로 전송하는 스캔 체인 입출력단 상기 테스트 버스단과 스캔 체인 입출력단간의 스위치 연결 방식에 대한 동작모드를 결정하는 Enable 신호 및 Mode 신호와, 소정의 클럭신호를 입력받는 제어신호 입력부 상기 제어신호 입력부로부터의 구성동작 모드 신호의 입력에 따라, 핀 배열 순서별로 스캔 핀의 테스트 핀 연결 경우의 수를 제한하는 스위치연결 구성 명령어를 상기 테스트 버스단으로부터 입력받아 채워지는 명령어 레지스터 상기 명령어 레지스터로부터 스위치연결 구성 명령어를 수신하여 갱신되는 업데이트 레지스터 및 상기 업데이트 레지스터의 스위치연결 구성 명령어에 의해 테스트 모드 동작시 스캔 핀과테스트 핀 연결 구조를 완성시키는 스위칭부를 포함하는 것을 특징으로 한다.* 기술의 특징IP 코아들로 구성된 SoC에 대한 테스트에 있어서 테스트 버스단으로부터 코아의 스캔 체인 입출력단으로의 연결시 핀 배열 순서를 고려하여 테스트 핀과 스캔 핀의 연결 경우의 수를 제한함으로써 테스트 접근 구조의 하드웨어 오버헤드를 최소화하면서 재구성 가능성을 보장하여 동적으로 코아들의 내부 테스트, BIST 등의 다양한 테스트에 매우 유용하게 사용할 수 있다.* 적용응용분야 및 시장성IP 코아의 재활용으로 집적도가 급격히 커지고 있는 SoC 설계환경에서의 설계 시간은 획기적으로 단축되었지만, SoC의 설계에 있어서 주요 병목현상이 테스트와 검증의 단계에서 발생하고 있다. 본 기술에 의한 코아 접속 스위치는 다양한 구조에도 효과적으로 적용 가능하며 위와 같은 SoC 설계환경에서 테스트 및 디버깅 시간을 단축 가능하다.