일반기술

이산 웨이브렛 변환을 위한 VLSI의 구조

본 발명은 이산 웨이브렛 변환 계산을 위한 시스톨릭 어레이 구조에 있어서, 저주파 웨이브렛 필터와 고주파 웨이브렛 필터의 계수들을 저장하고 있으며 입력 값과 저장 값을 곱하여 출력하는 프로세싱 엘리먼트에 의하여 한 레벨의 분석 웨이브렛의 계산 및 한 레벨의 합성 웨이브렛의 계산시 고주파 필터 출력과 저주파 출력을 번갈아서 계산하여 다음 레벨에서 사용되지 않는 출력 시퀀스를 계산하지 않도록 하는 것임을 특징으로 하는 이산 웨이브렛 변환 계산을 위한 시스톨릭 어레이 구조를 제시한다.이산 웨이브렛 변환을 위한 고주파 웨이브렛 필터 G와 저주파 웨이브렛 필터 H의 전달함수가 다음과 같이 주어질 때, 입력 시퀀스 an에 대하여 저주파 출력 시퀀스 vn, 고주파 출력 시퀀스 un을 출력하는 이산 웨이브렛 변환을 위한 시스톨릭 어레이 구조에 있어서, 저주파 웨이브렛 필터 계수(hn)와 고주파 웨이브렛 필터 계수(gn)이 저장되어 있으며 입력 a, b, e에 대하여 a, ahn+d+e, ahn를 출력하는 프로세싱 엘리먼트(PE)의 어레이를 구성하되, 입력 시퀀스 an중 짝수 성분(a2n)은 h0, g0가 저장된 프로세싱엘리먼트의 입력(a)이 되고, 입력 시퀀스 an중 홀수 성분(a2n+1)은 h1, g1가 저장된 프로세싱엘리먼트의 입력(a)이 되고, h2n, g2n이 저장된 프로세싱엘리먼트의 출력중 a은 다음 단계의 h2n, g2n이 저장된 프로세싱 엘리먼트의 입력(a)이 되고, h2n+1, g2n+1이 저장된 프로세싱 엘리먼트의 출력중 a은 다음 단계의 h2n+1, g2n+1이 저장된 프로세싱 엘리먼트의 입력(a)이 되고, h2n, g2n이 저장된 프로세싱엘리먼트의 출력중 ahn+d+e은 앞 단계의 h2n, g2n이 저장된 프로세싱엘리먼트의 입력(d)이 되고, h2n+1, g2n+1이 저장된 프로세싱엘리먼트의 출력중 ahn+d+e은 앞 단계의 h2n+1, g2n+1이 저장된 프로세싱엘리먼트의 입력(d)이 되고, h2n+1, g2n+1이 저장된 프로세싱엘리먼트의 출력중 aㆍhn은 h2n, g2n이 저장된 프로세싱엘리먼트의 입력(e)이 되도록 함에 의하여 h0, g0가 저장된 프로세싱엘리먼트의 출력(c)이 저주파 출력 시퀀스중 짝수 성분(v2n), 과 고주파 출력 시퀀스 중 홀수 성분(u2n)이 번갈아가면서 출력하는 것임을 특징으로 하는 이산 웨이브렛 변환을 위한 시스톨릭 어레이 구조.