일반기술

실리사이드막을 이용한 단전자 트랜지스터의 구조 및 그 제조 방법

본 기술은 단전자 트랜지스터 구조에 있어서, 절연층이 매몰된 반도체 기판 상부에 소오스/드레인 영역 및 채널 예정 영역이 정의된 반도체층; 상기 소오스/드레인 영역의 반도체층 상부에 형성된 제 1실리사이드막; 상기 채널 예정 영역의 반도체층 중앙에 미세 간격을 갖으며 상기 제 1실리사이드막을 소정 부분 덮는 제 2실리사이드막; 상기 제 2실리사이드막 사이에 드러난 채널 영역 중앙의 반도체층으로 이루어진 양자점; 상기 결과물 상부에 형성되는 게이트 산화막; 상기 게이트 산화막의 콘택홀을 통해 제 1실리사이드막과 연결되는 소오스/드레인 전극; 및 상기 양자점의 게이트 산화막 상부에 배치된 게이트 전극을 구비한 것을 특징으로 하는 실리사이드막을 이용한 단전자 트랜지스터의 구조에 관한 것이다.본 기술은 실리사이드막을 이용한 단전자 트랜지스터의 구조 및 그 제조 방법에 관한 것으로, 특히 그 제조 방법은 절연층이 매몰된 반도체 기판 상부에 반도체층을 형성하고 이를 식각해서 소오스/드레인 영역 및 채널 예정 영역을 정의하고 , 소오스/드레인 영역의 반도체층 상부에 제 1실리사이드막을 형성하고, 채널 예정 영역의 반도체층 중앙에 미세 간격을 갖으며 제 1실리사이드막을 소정 부분 덮도록 제 2실리사이드막을 형성하고, 제 2실리사이드막 사이에 드러난 채널 영역 중앙의 반도체층으로 이루어진 양자점을 형성하고, 결과물 상부에 게이트 산화막을 형성하고, 게이트 산화막의 콘택홀을 통해 제 1실리사이드막과 연결되는 소오스/드레인 전극을 형성한 후에, 양자점의 게이트 산화막 상부에 배치된 게이트 전극을 형성한다. 따라서 본 기술은 실리사이드와 반도체층의 접합을 이용해서 100㎚2 이하 크기의 양자점을 형성함으로써 향상된 동작 온도를 갖으며 기존 실리사이드 기술을 채택하므로 제조 공정이 용이하다.