일반기술

인장 실리콘 기술을 이용한 쇼트키 장벽 트랜지스터 제작 방법

본 발명은 전계 효과 트랜지스터 제작 방법 및 그 구조에 관한 것으로, 상세하게는 인장 실리콘 기술을 적용한 쇼트키 장벽 소스 및 드레인을 갖는 전계 효과 트랜지스터 제작 방법과 그 제작 방법에 의하여 제작된 전계 효과 트랜지스터에 관한 것이다.본 발명에서 실리사이드 형성방법은 게이트, 소오스/드레인을 포함하는 트랜지스터를 갖는 반도체 기판에 금속 박막을 증착하는 단계; 열처리를 통하여 금속원자와 게이트 소오스/드레인 표면의 실리콘 원자를 반응시켜 실리사이드를 형성하는 샐리사이드 단계와; 실리사이드 형성에 이용되지 않고 남은 금속 박막을 제거하는 단계를 포함하여 이루어진다. 또한 트랜지스터에 인장력을 가하는 기술은 실리콘 게르마늄 변형 반도체 기판 상에서 실리사이드 게이트, 소오스/드레인을 포함하는 트랜지스터를 제작하는 방법이나 실리사이드 게이트, 소오스/드레인을 포함하는 트랜지스터 기판 전면에 실리콘 나이트라이드 캡핑(Capping)막을 증착 방법이나 소오스/드레인 영역을 실리콘 게르마늄으로 선택적 에피택셜 성장하는 방법으로 이루어진다. 이와 같이 인장 실리콘 기술을 적용한 쇼트키 장벽 트랜지스터는 쇼트키 장벽 높이 감소에 의한 접합 저항의 감소로 인하여 RC 지연시간을 줄이고, 구동 전류를 높일 수 있다.전계 효과 트랜지스터 제작 방법 및 그 구조에 관한 것으로, 상세하게는 인장 실리콘 기술을 적용한 쇼트키 장벽 소스 및 드레인을 갖는 전계 효과 트랜지스터 제작 방법과 그 제작 방법에 의하여 제작된 전계 효과 트랜지스터. 본 발명은 인장실리콘 기술을 이용하여 실리사이드 소오스/드레인과 실리콘 채널 사이의 쇼트키 장벽 높이를 감소시키고, 그에 따라 실리사이드 소오스/드레인과 실리콘 채널 사이의 쇼트키 접합 저항을 낮추는 것을 특징으로 함.