일반기술

잔류전압의 오차교정이 가능한 다중 디지털 아날로그 변환회로 및 샘플/홀드 회로

본 발명은 MDAC 회로에 관한 것이다. MDAC 회로 내 연산증폭기의 이득이 충분하지 못한 경우 출력 오차가 발생한다. 출력 오차를 줄이기 위해 연산증폭기의 이득을 높이려면 큰 전력소모를 필요로 하고, 연산증폭기의 속도가 저하되는 문제가 있다.상기와 같은 문제를 해결하기 위하여 창안된 본 발명은 샘플/홀더와 디지털/아날로그 변환기(DASC) 그리고 샘플/홀더의 아날로그 신호와 DASC의 출력신호를 빼서 증폭시켜주는 신호연산부의 기능을 하는 MDAC 회로로써, 캐패시터와 연산증폭기를 이용하는 것을 특징으로 하는 MDAC 회로이고 출력전압오차를 교정할 수 있도록 가변 캐패시터를 이용하여 구성하였다.이러한 본 발명은 구성이 간단하고 추가적인 회로가 많지 않아 추가 전력소모 증가 없이 오차를 교정할 수 있다.아날로그/디지탈 변환기(Analog to digital converter, 이하 ADC) 중 파이프라인(Pipelined)방식과 및 Two-Step ADC와 같은 다단 ADC는 내부의 기능블럭으로 MDAC회로를 사용하게 된다. MDAC에는 연산증폭기가 사용되는데 연산증폭기의 이득이 충분히 크지 않으면 MDAC의 출력에서 이득오차가 발생하고 전체 ADC의 정적특성도 매우 나빠지게 된다. 본 발명은 연산증폭기의 부족한 이득에 의한 MDAC의 이득오차를 교정할 수 있도록 하였고, 부가적인 회로가 많지 않다는 장점이 있다. 추가적인 회로가 많이 않다는 장점이 있다. 기본적인 MDAC 구조에서 작은 캐패시터를 이용한 가변 캐패시터를 사용하므로 추가적인 회로가 크지 않다. 따라서 추가적인 파워소모도 거의 없다. 0.13um이하의 미세공정에서 발생할 수 있는 문제로 이전 관련연구가 많지 않다.