일반기술

Bonded SOI 웨이퍼제조기술 개발

차세대 wafer로 불리어지는 SOI (Silicon-On-Insulator) wafer는 Silicon layer 사이에 절연층 인 SiO2층이 내재된 3층의 구조로 되어있다. 최하층인 Substrate Si layer는 지지대 역할을 하, electrical insulation 기능을 하는 SiO2 layer 위에 device가 제작될 매우 얇은 Si layer가 위며치한다. SOI wafer는 기존의 Si wafer에 비해 많은 특징을 갖으며, 약 1V, 수 mW의 전원 공급으로 GHz range대의 작동이 가능하다고 한다. 이러한 SOI wafer의 High speed, Low power, Low voltage의 장점은 "POWER CRISIS"에 직면한 기존의 Si wafer의 한계를 극복할 수 있는 대안으로 볼 수 있다. 기타 공정의 편리성이나 가격에 있어서도 기존의 Si wafer에 충분한 경쟁력을 가지고 있다고 보고되고 있다. 본 연구는 이러한 시대적 배경과 요구에 부응하여, 차세대 반도체 산업의 핵심적 소재로 대두되고 있는 SOI(Silicon-On-Insulator) wafer 제작의 기본기술인 wafer 접합(Bonding) 기술, 열처리(Annealing) 기술, Si layer의 박막화(Thining) 기술의 기본 개념을 확립하고, 가공원리 및 방법에 대해 개발함을 목적으로 한다. 특히 본 연구에서 수행할 세부 요소기술의 내용을 정리하면 다음과 같다. Pretreatment: 표면의 친수성(Hydrophilic) 처리를 이용해 SiO2와 Si layer에 부착된 OH기의 수소 결합을 이용한 Bonding기술 진공에서의 Mating과 다른 접합기술을 이용하여 Void-Free, Defect-Free Bonding 열처리시 Bonding mechanism을 이해하고, 열처리 온도, 시간과 접합강도, Void 소멸경향의 상관관계 규명. Back Grinding 기술, Grinding과 CMP(Chemical Mechanical Polishing) 기술을 응용, 개념이 단순하고 조작이 간편한 Thining기술의 실현 등이다.