일반기술

차세대 반도체 칩제조를 위한 Integrated CMP기술차세대

LSI칩을 얻기 위해서는 1차원으로부터 3차원적으로 구조변화가 필요하다. 즉,① 소자선폭의 최소화(1G DRAM의경우 0.18μm) ② 칩 크기의 대면적화(수㎠) 및 웨이퍼의 대직경화(12인치) ③ 다층배선화(Multilevel Interconnect) 및 3차원 구조화(3D Structure)가 그 일례이다. 그러나, 이러한 ULSI의 요구에 따라 부상한 기술상의 문제점으로서, ① 로광시 엑시머 레이저의 적용에 의한 초점심도 (DOF:Depth of Focus) 여유의 감소 ② 칩 및 웨이퍼 크기의 증가에 따라, 상대적으로 형상 및 위치정밀도의 악화 ③ 다층배선 및 3차원 구조화에 따른 소자의 표면단차(凹凸)의 악화 등이 있다. 이러한 문제점을 해결하기 위해서는 실리콘 웨이퍼의 제조로부터 ULSI칩 제조에 이르기까지 웨이퍼 표면을 초정밀 경면가공하는 CMP기술이 필요 불가결하다. 본 연구에서 추구하고 있는 연구개발의 최종목표는 반도체의 평탄화를 위한 CMP장치 설계기술 및 관련 가공기술을 개발하여 반도체장비 생산설계기술 고도화를 확보함에 있다. 1단계 목표는 8인치 웨이퍼를 대상으로 대소소밀(大小疎密)한 요철(凹凸) 디바이스 패턴을 광역 평탄화할 수 있는 CMP장치를 개발한다. 그리고 CMP장치의 사양, 설계개념 및 기준, 데이터 베이스를 제공할 수 있는 프로세스도 동시에 개발함을 목표로 한다. CMP 프로세스의 개발은 크게, 층간 절연막과 금속배선의 평탄화로 나눌 수 있으며 각각의 경우에 적합한 프로세스 개발을 한다. 그 세부항목으로서는 CMP용 슬러리 개발, 화학적 및 기계적 제거가공의 메카니즘 해석, 요철패턴에 대한 폴리싱 패드변형의 유한요소해석 및 저 변형 패드 개발, 폴리싱 패드의 컨디셔닝기술 개발, 최적 CMP가공조건 및 균일성과 평탄도 향상에 관한 연구 등이 있다. 그리고 이를 구현하기 위해, 현재 Class 100의 클린룸에 시판중인 CMP 장비를 우선 도입하였고, Lapping m/c 및 Back Grinding m/c도 활용하여 활발한 실험 연구가 진행 중에 있다. 그리고 웨이퍼 클리닝 시스템 및 표면부착 입자의 검출장비를 이용하여 표면관리를 하고 있다.