일반기술

시스템 메모리의 결함 억제회로

본 발명의 목적은 마이크로프로세서를 사용하는 상용제어보드 또는 제어보드 제작시에 실시간으로 결함을 억제하는 시스템 메모리의 결함 억제회로를 제공하는 것이다.본 발명에 의하면 쓰기 버퍼, 다수보팅회로, 3개의 메모리 및 읽기버퍼를 사용하여 외부의 노이즈에 의한 결함이나 메모리의 물리적 손상으로 인한 데이터의 오류를 하드웨어적으로 억제함으로써 시스템의 정상동작을 보장하고, 오류가 발생한 데이터를 연산에 사용하기 전에 읽기과정에서 실시간으로 다수보팅하여 완전한 값으로 활용할 수 있다.본 발명은 시스템 메모리의 결함 억제회로에 관한 것으로, 데이터를 입력받아 저장한 후, 쓰기 제어신호를 받아 상기 데이터를 제1, 제2 및 제3 메모리에 저장하는 쓰기버퍼와 상기 쓰기 버퍼로부터 데이터를 입력받아 저장하는 제1, 제2 및 제3 메모리와 상기 제1, 제2 및 제3 메모리로부터 데이터를 읽어들여 3개의 데이터를 보팅하여 출력하는 주보팅부와 상기 주보팅부에서 출력되는 보팅된 데이터를 저장하고 인에이블 신호에 의해 상기 저장된 데이터를 출력하는 읽기버퍼로 구성되어 시스템의 정상동작을 보장하고, 오류가 발생한 데이터를 연산에 사용하기 전에 읽기과정에서 실시간으로 다수보팅하여 완전한 값으로 활용할 수 있다.