일반기술

멀티 동기 신호 지연 회로

본 기술은 동기신호 지연회로에 관한 것이다.일반적으로 사용되고 있는 신호 지연회로는 래치를 이용하거나 선입선출 메모리를 이용하여 신호를 지연하는데, 래치를 이용하여 지연하는 경우에는 지연량에 비혜하는 래치가 필요하므로 지연량이 비교적 클 때에는 많은 래치가 필요하게 되고, 선입선출 메모리를 사용하는 경우에는 제어가 편리하나 메모리의 가격이 비싼 문제점이 있다.본 기술은 지연의 대상이 되는 신호의 펄스폭을 지연시간과 비교하여 펄스폭이 지연시간보다 큰지 작은지에 따라서 서로 다른 방식에 의해 지연펄스를 발생시키는 멀티 동기신호 지연회로를 제공하는데 있다.유효 데이타의 출력상태를 지정하는 신호(FW)와 신호의 지연에 필요한 기준신호(SS)에서 그 에지를 검출하는 에지 검출부와, 에지 검출부가 동기신호의 에지를 검출하였을 때 발생되는 지연신호에 따라서 내부에 저장된 데이타의양만큼 계수를 하는 지연시간 계수부와, 지연시간 계수부에 그 계수하는 값을 세팅시키는 지연량 설정부와, 지연시간 계수부가 지정된 양만큼 계수를 한 후 출력하는 제어신호를 입력받아 지연시키고자 하는 동기신호를 래치하여 출력하는 래치부와, 유효데이타가 입력될 때 지연량보다 긴 펄스중 가장 펄스폭이 작은 펄스의 에지를 검출하고 이로부터 지연량을 로딩하여 지연시간이 경과되었을 때 동기신호를 래치하여 원하는 지연신호를 발생시키는지연 펄스 발생부로 구성된 것을 특징으로 한다.