일반기술

다중 위상 클럭을 위한 디지털 듀티 사이클 보정회로 및 그 방법

본 발명은 다중 위상 클럭의 듀티 사이클 보정 방법에 디지털적 보정 방법을 도입함으로써 시스템의 전력 절전 상태에서도 클럭의 듀티 사이클 보정 정보가 기억되며, 클럭의 듀티 사이클 보정 과정에서 클럭의 위상 정보가 일정하게 유지됨으로 다중 위상 클럭에 대한 보정이 가능하게 된 다중 위상 클럭을 위한 디지털 듀티 사이클 보정 회로 및 그 방법에 관한 것이다. 한편, 본 발명은 클럭 듀티 사이클 보정 과정에서 클럭의 상승부(clock rising edge) 정보 만을 이용함으로 입력 클럭의 듀티 사이클에 거의 영향을 받지 않도록 된 다중 위상 클럭을 위한 디지털 듀티 사이클 보정 회로 및 그 방법에 관한 것이다. ; 이를 위한 본 발명은 분기(shunt) 캐패시터 인버터 형태로 구성된 클럭 지연 수단; 클럭 상승부 발생 회로 그리고 클럭 하강부 발생 회로로 구성된 클럭 발생 수단; 및 적분기, 비교기, 카운트/레지스터로 구성된 클럭의 디지털 듀티 사이클 검출 수단;를 포함하는 것을 특징으로 한다. 듀티 사이클 보정회로에 있어서, 입력되는 클럭의 상승부를 검출하고, 듀티 사이클 보정 클럭의 상승부를 발생시키는 클럭 상승부 발생 수단; 입력되는 클럭의 위상이 180° 변환된 클럭의 상승부를 검출하고 이 정보로 부터 듀티 사이클 보정 클럭의 하강부를 발생시키는 클럭 하강부 발생 수단; 및 입력되는 클럭의 위상을 180°변환시켜 상기 클럭 하강부 발생 수단에 입력시키는 클럭 지연 수단;을 포함하는 것을 특징으로 하는 디지털 듀티 사이클 보정회로.