일반기술

시스톨릭 배열 구조를 가지는 미지 신호분리장치

본 기술은 디지털 신호 처리 장치에 관한 것으로서, 특히 멀티입력의 미지 신호를 분리하기 위한 시스톨릭 배열 구조를 가지는 하드웨어 장치에 관한 것이다.멀티입력의 미지 신호들을 받아 멀티출력을 구하는 하드웨어 아키텍처가 개시된다. 하드웨어 아키텍처는 미지 신호들을 분리하기 위한 장치에 있어서, 다수의 미지 신호 벡터들을 수신하고, 소정의 미지 신호 분리 알고리즘을 적용하여 다수의 출력 신호 벡터들을 출력하기 위한 포워드 프로세스부, 다수의 출력 신호 벡터들을 입력받고 소정의 학습 알고리즘에 따라 미지 신호 분리 알고리즘에 사용되기 위한 제1 가중치들을 학습하기 위한 업데이트 프로세스부 및 학습된 제1 가중치들을 입력받아 미지 신호 분리 알고리즘에 적용 가능한 제2 가중치들 및 계수들로 변환하기 위한 일반적인 행렬 연산구조를 가지는 가중치 프로세스부를 포함한다.포워드 프로세스부는 시스톨릭 어레이 구조로 연결되는 (L+1)개(L은 입력되는 미지 신호 벡터들의 순차적인 지연 횟수)의 동일한 구조를 가지는 프로세싱 엘리먼트들(PEs)을 포함하고, 업데이트 프로세스부는 시스톨릭 어레이 구조로 연결되는 (N 2 +N)/2 ×(2L+1)개(N은 입력되는 미지 신호 벡터들의 수)의 동일한 구조를 가지는 업데이터 엘리먼트들(UEs)을 포함하며, 프로세싱 엘리먼트들(PEs) 및 업데이트 엘리먼트들(UEs)의 코스트 각각은 동작 초기 단계에서 0으로 초기화되는 것을 특징으로 한다. 미지 신호들을 분리하기 위한 장치에 있어서, 다수의 미지 신호 벡터들을 수신하고, 소정의 미지 신호 분리 알고리즘을 적용하여 다수의 출력 신호 벡터들을 출력하기 위한 포워드 프로세스부, 다수의 출력 신호 벡터들을 입력받고 소정의 학습 알고리즘에 따라 미지 신호 분리 알고리즘에 사용되기 위한 제1 가중치들을 학습하기 위한 업데이트 프로세스부 및 학습된 제1 가중치들을 입력받아 미지 신호 분리 알고리즘에 적용 가능한 제2 가중치들 및 계수들로 변환하기 위한 일반적인 행렬 연산구조를 가지는 가중치 프로세스부;를 포함하며, 포워드 프로세스부는 시스톨릭 어레이 구조로 연결되는 (L+1)개(L은 입력되는 미지 신호 벡터들의 순차적인 지연 횟수)의 동일한 구조를 가지는 프로세싱 엘리먼트들(PEs)을 포함하고, 업데이트 프로세스부는 시스톨릭 어레이 구조로 연결되는 (N 2 +N)/2 ×(2L+1)개(N은 입력되는 미지 신호 벡터들의 수)의 동일한 구조를 가지는 업데이터 엘리먼트들(UEs)을 포함하며, 프로세싱 엘리먼트들(PEs) 및 업데이트 엘리먼트들(UEs)의 코스트 각각은 동작 초기 단계에서 0으로 초기화되는 것을 특징으로 하는 시스톨릭 배열 구조를 가지는 미지 신호 분리 장치이다.