일반기술

지연 시간을 감소시키는 버스 매트릭스 구조

○ 기술발명의 목적 : 본 기술은 종래의 버스 매트릭스 구조를 개선하기 위해 입력 스테이지를 제거하고, 종래의 디코더, 출력 스테이지 및 중재기의 구조를 개선하여 클락 사이클 지연을 제거함과 동시에 버스 매트릭스의 하드웨어 오버헤드 및 클락 주기를 감소시키는 지연 시간을 감소시키는 버스 매트릭스 구조를 제공하는 데에 그 목적이 있다.○ 기술 요약 및 특징 : 본 기술은 온 칩 버스에 있어서, 병렬성을 증대시킬 목적으로 개발된 ARM사의 멀티 레이어 AHB 버스 매트릭스 구조를 개선하고 새로운 중재 방식을 채용하여 마스터가 새로운 트랜잭션을 시작할 때 또는 슬레이브 레이어를 변경할 때 마다 발생되는 종래 버스 매트릭스 고유의 클락 사이클 지연 시간을 줄임으로써 전체적인 버스 시스템의 성능을 향상시키는 지연 시간을 감소시키는 버스 매트릭스 구조에 관한 것이다. 본 기술은, 직접 마스터 레이어와 연결되며 1개의 플립플롭과 2개의 멀티플렉서를 구비한 디코더 마스터를 선택하는 중재기를 포함하며, 디코더와 각각 대응하고 각각의 슬레이브 레이어와 연결되는 출력 스테이지를 포함하는 것을 특징으로 한다. 따라서, 종래 버스 매트릭스 구조에서 입력 스테이지를 제거하고, 중재 방식을 밀리 타입으로 변경하여 종래 버스 매트릭스 고유의 클락 사이클 지연을 제거하고, 이와 같은 구조 개선으로 인해 종래 버스 매트릭스의 병렬성을 그대로 유지하면서 전체 버스 지연 시간, 버스 매트릭스의 하드웨어 오버헤드 및 클락 주기를 감소시킬 수 있다