일반기술

효과적인 클럭속도를 이용한 시그마 델타 변조기

본 발명은 시그마 델타 변조기에 관한 것으로 특히, 순차적으로 세 개의 스위치드 커패시터 적분기를 나열 형성하고, 제1적분기에는 1 MHz, 제 2와 제 3적분기에는 4 MHz를 동기신호로 사용하되, 상기 적분기를 구현하는 연산증폭기는 완전 차동 2단 구조를 갖으며, 차동 구조는 연산 증폭기의 DC 이득을 6 dB 향상시키고, 오프셋 전압을 줄일 수 있음과 동시에 그 증폭도는 로 설정되는 완전 차동 증폭기와; 상기 완전 차동 증폭기의 출력 신호 스윙의 중간값을 감지하여 일정한 DC 전압을 출력하여 연산 증폭기 전체를 안정화시키기 위한 공통 모드 귀환 회로와; 상기 스위치드 커패시터 적분기 각각의 동기신호를 발생시키는 래치 비교기; 및 상기 래치 비교기에서 발생되는 클럭의 글리치를 줄이고 신호가 안정된 상태에서 샘플링하기 위한 비중첩 클럭 발생기를 구비하여 스위치드 커패시터 적분기의 클럭에 마스터 클럭과 4 분주된 클럭을 사용하여 해상도를 향상시키는 것을 특징으로 하여 음성 신호 대역(0~20 kHz)에 서 동작하며, 높은 해상도(> 16 bit)를 갖는 시그마 델타(Sigma-Delta) A/D 변환기를 위한 3.3V CMOS 시그마 델타 변조기의 새로운 구조에 관한 것이다.