일반기술

데이터 및 클럭 복원회로

본 발명은 데이터 및 클럭 복원회로에 관한 것으로서, 위상동기회로(PLL)에서 발생된 전압제어신호를 이용하여 리셋신호를 발생시키되, 리셋신호는 입력되는 직렬 데이터(이하, "입력데이터")의 천이가 일어나는 시점마다 데이터비트율의 1/2의 펄스폭을 가지게 하는 리셋신호 발생부; N개의 클럭신호 발생블럭으로 구성되며, 위상동기회로에서 발생된 전압제어신호를 이용하여 N개의 클럭신호를 발생시키되, 제(N-1)번째 클럭(클럭[N-1])과 제(N)번째 클럭(클럭[N])사이의 지연시간은 입력데이터의 데이터비트율과 동일하게 하는 클럭신호 발생부; N개의 위상제어신호 발생블럭으로 구성되며, 상기 리셋신호 발생부에서 출력된 리셋신호와, 클럭신호 발생블럭[N-1] 및 클럭신호 발생블럭[N]에서 출력된 클럭[N-1]과 클럭[N]을 입력받아, 클럭[N]의 위상을 제어하는 위상제어신호(PC[N])를 발생하여 클럭신호 발생블럭[N]으로 입력시키는 위상제어신호 발생부; (N-1)개의 플립플롭으로 구성되며, 클럭[1]에서 클럭[N-1]까지의 (N-1)개의 클럭을 이용하여 (N-1)개의 병렬데이터를 (N-1)개의 플립플롭에 저장하는 플립플롭부를 포함하여 구성된다.