일반기술

지연 동기 루프 회로

기술의 개요 - 본 기술은 지연 동기 루프 (DLL ; DELAY LOCKED LOOP) 회로에 관한 것으로, 지연기의 개수를 증가시키지 않으면서도 간단히 동작 주파수의 범위를 증가시킴에 관한 것이다. 기술의 특징 - 입력 클럭신호와 동기되는 클럭신호 또는 입력 클럭신호와 180°의 위상차를 가지는 클럭신호를 기준 클럭신호로 궤환시켜, DLL 회로가 입력 클럭신호를 180°의 이내 범위에서만 지연시키면서 입력 클럭신호와 동기를 이루는 출력 클럭신호를 발생하도록 하는 것이 특징이다. - 입력 클럭신호와 궤환되는 기준 클럭신호의 위상을 비교하여 시프트 라이트 신호 또는 시프트 레프트 신호를 선택적으로 발생하는 지연량 결정부, 시프트 라이트 신호 또는 시프트 레프트 신호에 따라 입력 클럭신호의 지연량을 가감하면서 그 입력 클럭신호와 동기를 이루는 위상지연 클럭신호 및 입력 클럭신호와 180°의 위상차를 가지는 반전 위상지연 클럭신호를 발생하는 지연 체인부, 지연 체인부에서 발생되는 위상지연 클럭신호 및 반전 위상지연 클럭신호를 선택 제어신호에 따라 선택하여 출력 클럭신호로 출력함과 아울러 그 출력 클럭신호를 지연량 결정부에 기준 클럭신호로 궤환시키는 멀티플렉서로 구성된다.기술의 효과 - 본 기술은 지연 체인부에서 입력 클럭신호와 동기를 이루는 위상지연 클럭신호 및 180°의 위상차를 가지는 반전 위상지연 클럭신호를 발생하도록 하고, 발생한 위상지연 클럭신호 및 반전 위상지연 클럭신호를 선택적으로 궤환시킴으로써 동일한 개수의 지연기를 사용하여 집적소자의 면적을 증가시키지 않으면서 동작 주파수의 범위를 약 2배 정도 넓히는 효과를 갖는다.