일반기술

다중 시스템 클럭 및 이종 코어를 포함하는 시스템 온 칩용연결선 지연 고장 테스트 제어기

본 기술은 시스템 온 칩에서 이종 코아들 간의 연결선 지연 고장 테스트를 수행할 수 있는 연결선 지연 고장 테스트 제어기에 관한 것이다. 본 기술은, IEEE 1149.1 표준에 따른 코아 간 연결선 테스트를 위한 복수개의 신호를 출력하는 탭제어부, 연결선 지연 고장 테스트가 시작되면 Capture_DR 상태가 시작되는 시점부터 그 후속 상태에서 테스트 클럭의 하강에지까지 1을 출력하고 나머지 경우에는 0을 출력하는 제1 인에이블 신호 및 Update_DR 상태가 시작되는 시점부터 Capture_DR 상태가 종료되는 시점까지 1을 출력하고 나머지 경우에는 0을 출력하는 제2 인에이블 신호를 생성하는 인에이블 신호 생성부, 시스템 클럭 및 제1 인에이블 신호를 입력받으며, 초기상태에서 0을 출력하다가 제1 인에이블 신호가 1을 출력한 이후 시스템 클럭의 첫 번째 상승 에지에서 1을 출력하고, 제1 인에이블 신호가 0이 출력되면 초기상태로 돌아가는 Late_Update_DR 신호를 생성하는 제1 제어신호 생성부, 시스템 클럭 및 제1 인에이블 신호를 입력받으며, 초기상태에서 1을 출력하다가 제1 인에이블 신호가 1을 출력한 이후 시스템 클럭의 첫 번째 상승 에지에서 0을 출력하고, 그 다음 상승 에지에서 1을 출력하는 sck_DR 신호를 생성하는 제2 제어신호 생성부를 포함하여, 연결선 지연 고장 테스트가 실행되면, 탭제어기의 Capture_DR 상태 내에서, 업데이트가 발생하는 Late_Update_DR 신호의 상승에지와 캡쳐가 발생하는 sck_DR 신호의 상승에지가 한 시스템 클럭 내에 발생하는 것을 특징으로 하는 연결선 지연 고장 테스트 제어기를 제공한다.