일반기술

이종 코아를 가진 시스템 온 칩에서의 연결선 지연 고장점검 테스트 제어기 및 이를 구비한 시스템 온 칩

본 기술은 이종 코아를 가진 시스템 온 칩(system on chip :SoC)에서 코아간의 연결선 지연 고장 점검 테스트 제어기에 관한 것이다. 본 기술은 복수개의 코아를 포함하는 시스템 온 칩에서 코아 간의 연결선 지연 고장을 점검 테스트하는 연결선 지연 고장 점검 제어기에 있어서, 외부의 테스트 기기로부터 제공되는 테스트 클럭(TCK)과 시스템 온 칩의 시스템 클럭(SCK)을 입력받으며, 연결선 지연 고장 점검 테스트 시 테스트 클럭과 시스템 클럭을 조합하여 연결선 지연 고장 점검 테스트용 클럭(Real_Clock)을 생성하여 출력하고 연결선 지연 고장 점검 테스트 이외의 테스트 시 테스트 클럭을 출력하는 클럭생성부, 클럭생성부로부터 연결선 지연 고장 점검 테스트용 클럭 또는 테스트 클럭을 입력 받아 IEEE 1149.1 표준에 따른 복수개의 신호 및 복수개의 신호 중 Update_DR 신호를 1.5 테스트 클럭만큼 지연시킨 Late_Update_DR 신호를 생성하는 탭제어부, 및 Update_DR 신호 및 Late_Update_DR 신호를 입력 받으며, 연결선 지연 고장 점검 테스트 시 Late_Update_DR 신호를 출력하고 연결선 지연 고장 점검 테스트 이외의 테스트 시 Update_DR 신호를 출력하는 신호선택부를 포함하는 연결선 지연 고장 점검 테스트 제어기를 제공한다. 또한, 본 기술에 따른 연결선 지연 고장 점검 테스트의 신호를 P1500 코아에 적합한 신호로 변경하는 인터페이스 제어부를 포함 시스템 온 칩에서는, IEEE 1149.1 및 P1500을 씌운 이종 코아간의 연결선 지연 고장 점검 테스트가 가능하다.