일반기술

프로세서의 메모리 다중 액세스 회로

기술의 개요 - 본 기술은 프로세서의 메모리 다중 액세스 회로에 관한 것으로 특히, 프로세서가 파이프 라인의 한 단계에서 내부 메모리를 다중 액세스할 경우 이를 중재하고 메모리로부터 데이타가 준비될 때까지 파이프 라인을 일시 정지시킴으로써 원활한 프로세싱이 가능하도록 창안한 것이다. 기술의 특징 - 본 기술은 데이타를 저장하는 램(RAM)과, 이 램에서 명령을 읽어 파이프 라인 단계로 명령을 실행하고 램을 액세스하기 위한 제어 신호(pctl, dotl, pmwr, pmrd, dmwr, dmrd)를 출력하는 서브 프로세서, 이 서브 프로세서의 제어 신호(pctl, dotl, pmwr, pmrd, dmwr, dmrd)를 논리 연산하여 램을 액세스하기 위한 제어 신호(csb, web, oe), 어드레스(addr) 및 데이타(data)를 출력하고 램의 다중 액세스를 판단하면 대기 신호(wait)를 액티브시키는 메모리 액세스 중재 블럭과, 이 메모리 액세스 중재 블럭에서 대기 신호(wait)가 액티브되면 서브 프로세서에 명령의 입력을 차단하는 입력 차단부, 메모리 액세스 중재 블럭에서 대기 신호(wait)가 액티브되면 서브 프로세서의 제어 신호(pctl, dctl, pmwr, pmrd, dmwr, dmrd)가 메모리 액세스 중재 블럭으로 입력되는 것을 차단하는 멀티플렉서로 구성되어 있는 것이 특징이다.