일반기술

승자독점 회로 및 그 구동방법

본 기술은 승자독점 회로(winner-take-all circuit) 및 그 구동방법에 관한 것으로, 승자독점 회로에서 각 입력 트랜지스터에 오프셋 저장 회로를 구비함으로써 인가된 입력 전압에 자신의 역치 전압이 더해져서 최종 입력값이 되도록 하여 각 입력 트랜지스터의 역치 전압(threshold) 크기 간의 편차에 의한 오프셋 에러를 제거할 수 있는 승자독점 회로 및 그 구동방법에 관한 것이다.본 기술에 따른 승자독점 회로는 입력 전압을 인가받는 복수의 입력 트랜지스터, 각 입력 트랜지스터에 전기적으로 연결되며, 각 입력 트랜지스터의 역치 전압(threshold voltage)을 저장하였다가 각 입력 트랜지스터의 입력단에 입력 전압이 인가되면 인가된 입력 전압과 저장된 역치 전압이 더해진 전압값을 최종 입력 전압이 되게 하는 오프셋(offset) 저장 회로 및 각 입력 트랜지스터 중 가장 큰 승자 입력 전압을 인가받은 승자 트랜지스터에 흐르는 전류값을 복사받아 상기 승자 입력 전압과 동일한 출력 전압을 출력하는 출력 트랜지스터를 포함한다.본 기술 의하면, 승자독점 회로를 구성하는 각 입력 트랜지스터의 역치 전압간 편차에 의해 발생하는 오프셋 에러를 완벽하게 제거함으로써 보다 정확하고 높은 해상도의 승자독점 회로를 구현할 수 있는 효과가 있다.