일반기술

빠른 클럭 동기 시간과 작은 지터 특성을 갖는 혼합 모드 클럭동기 회로

기술의 개요 - 본 기술은 빠른 클럭 동기 시간과 작은 지터(jitter) 특성을 갖는 클럭 동기 회로에 관한 것으로서, 보다 상세하게는 기존의 DLL(Delay Locked Loop), PLL(Phase Locked Loop)의 아날로그 회로와 DL(Delay Line)의 디지털 회로의 장점을 모두 가지도록 아날로그 VCDL(Voltage Controlled Delay Line)과 디지털 FDL(Fixed Delay Line)로 구성된 혼합 모드 클럭 동기 회로(Mixed Mode DLL)에 관한 것으로서, 외부 클럭과 내부 클럭을 동기시키기 위하여 초기에 내부 클럭과 외부 클럭 사이의 큰 위상차를 FDL에 의하여 2클럭 사이클 만에 작게 하여 클럭을 일단 동기시키고, 이후 남아 있는 위상차에 대해서는 아날로그 VCDL의 지연 시간을 미세하게 변화시켜 클럭을 빠른 시간 안에 완벽하게 동기시킬 수 있도록 구성하여, 기존의 방식에 비해 빠른 클럭 동기 시간과 더욱 개선된 저 지터 특성을 가지므로 저전력이면서 고속의 클럭 인터페이스를 필요로 하는 곳에 채용될 수 있어 고속 데이터 전송이 요구되는 칩에 유용하게 사용될 수 있는 것임.기술의 특징 - 칩내부에 집적되어 전체 구조를 디지털 회로 부분과 작은 지터 특성을 갖는 아날로그 회로로 구성하여 먼저 빠른 클럭의 동기를 이룬 후에 다시 아날로그 회로를 구동시켜 미세한 제어를 수행할 수 있도록 하여 SDRAM이나 칩간의 인터페이스를 고속으로 수행할 수 있도록 하여 빠른 클럭 동기 시간과 작은 지터 특성을 갖도록 함.기술의 장점 - 기존의 방식에 비해 빠른 클럭 동기 시간과 더욱 개선된 저 지터 특성을 가지므로 저전력이면서 고속의 클럭 인터페이스를 필요로 하는 곳에 채용될 수 있어 DRAM등과 같은 고속 데이터 전송이 요구되는 칩에 유용하게 사용될 수 있음.